$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

기판 소재에 따른 패널 레벨 패키지 공정 단계별 warpage 해석
Process Induced Warpage Simulation for Panel Level Package 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.25 no.4, 2018년, pp.41 - 45  

문아영 (서울과학기술대학교 기계시스템디자인공학과) ,  김성동 (서울과학기술대학교 기계시스템디자인공학과)

초록
AI-Helper 아이콘AI-Helper

패널 레벨 패키지(Panel Level Package)에서 공정 단계별로 발생하는 휨(warpage)에 대해 유한요소법을 이용하여 전산모사를 진행하였다. $5{\times}5mm^2$ 크기의 실리콘 칩이 총 221개가 포함된 $122.4{\times}93.6mm^2$ 크기의 패널에 대해서 (1) EMC 몰딩, (2) detach core 부착, (3) 가열, (4) 캐리어 분리, (5) 냉각의 5 단계에 대해서 해석을 수행하였으며, 캐리어와 detach core 소재로 유리와 FR4의 조합이 휨 현상에 미치는 영향을 조사하였다. 캐리어 및 detach core의 소재에 따라 공정 단계별로 휨의 경향이 다르게 나타나고 있으나, 최종적으로는 유리를 캐리어로 사용하는 경우에 detach core의 소재와 관계없이 FR4 캐리어에 비해 낮은 휨 값을 나타내었으며 유리 캐리어와 유리 detach core의 조합에서 가장 낮은 휨 값이 관찰되었다.

Abstract ▼ AI-Helper 아이콘AI-Helper

We have simulated the process induced warpage for panel level package using finite element method. Silicon chips of $5{\times}5mm^2$ were redistributed on $122.4{\times}93.6mm^2$ size panel and the total number of redistributed chips was 221. The warpage at each process step, f...

주제어

#warpage   #FEM   #PLP   #carrier   #detach core  

표/그림 (7)

AI 본문요약
AI-Helper 아이콘 AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 패널 레벨 패키지의 제작 공정 중에 발생하는 휨을 유한요소법을 이용하여 전산모사 하였으며, ANSYS를 이용하여 detach core의 부착과 carrier의 제거 공정을 전사 모사 할 수 있었다. 또한 캐리어와 detach core의 소재 선택이 공정 단계별로 휨에 어떠한 영향을 미치는지 조사하였다. 유리와 FR4를 detach core와 캐리어 소재로 고려하였을 때 소재의 선택에 따라 공정 단계에 따라 복잡한 휨 거동을 나타내었으나, 유리를 detach core로 사용한 경우 캐리어의 종류와 상관없이 FR4보다 낮은 휨 값을 나타내었다.
  • 9-11) 그러나 실험적으로 접근하기에는 PLP 제조 장비 및 비용의 제약이 커서 주로 실험적 연구보다는 수치해석 접근을 많이 시도하고 있으며 주로 단위 공정 해석에 머물러 있는 실정이다. 본 연구에서는 PLP 제조 공정 전체에 걸쳐 발생하는 휨 현상을 유한요소해석을 이용하여 살펴보고자 하였으며, 특히 캐리어 소재가 각 공정 단위별로 휨에 미치는 영향을 분석하였다.
본문요약 정보가 도움이 되었나요?

질의응답

핵심어 질문 논문에서 추출한 답변
PLP 기술에서 발생하는 여러 기술적 문제 중 사각형 패널의 특성으로 인해 WLP에서 보다 더 심각하게 나타나는 문제 현상은 무엇인가? WLP 기술의 성공에 자극받아 WLP 개념을 더욱 발전시킨 패널 레벨 패키지(panel level package, PLP)에도 관심이 높아지고 있는데,7-8) PLP 기술은 원형의 기판을 사용하는 WLP에 비해서 사각형 패널을 사용함으로써 한 번에 처리하는 칩의 개수를 늘려서 생산원가를 더 낮출 수 있다는 장점이 있다. 그러나 PLP 기술은 WLP 기술과 마찬가지로 기판을 사용하지 않고 직접 실리콘 칩을 몰딩한 후에 재배선 공정을 거쳐 패키지를 완성한다는 기본 개념은 동일하기 때문에 WLP에서 발생하는 여러 가지 기술적 문제를 공유하게 되는데, 특히 휨(warpage) 현상은 사각형 패널의 특성상 WLP에서 보다 더 심각하게 된다. 휨 현상은 완성된 패키지의 신뢰성 뿐 만 아니라 공정 단계에서 수율에 심각한 영향을 미치기 때문에, 이를 억제하기 위해 많은 연구가 진행되고 있다.
PLP 기술의 장점은? 특히 WLP 기술은 모바일 분야에서 성공적으로 적용되어 기술적 신뢰성을 검증 받은 이후로, 광대역폭 소자(high bandwidth device)5)나 하이브리드 소자(hybrid device)6) 등 많은 분야에서 적용이 검토되고 있다. WLP 기술의 성공에 자극받아 WLP 개념을 더욱 발전시킨 패널 레벨 패키지(panel level package, PLP)에도 관심이 높아지고 있는데,7-8) PLP 기술은 원형의 기판을 사용하는 WLP에 비해서 사각형 패널을 사용함으로써 한 번에 처리하는 칩의 개수를 늘려서 생산원가를 더 낮출 수 있다는 장점이 있다. 그러나 PLP 기술은 WLP 기술과 마찬가지로 기판을 사용하지 않고 직접 실리콘 칩을 몰딩한 후에 재배선 공정을 거쳐 패키지를 완성한다는 기본 개념은 동일하기 때문에 WLP에서 발생하는 여러 가지 기술적 문제를 공유하게 되는데, 특히 휨(warpage) 현상은 사각형 패널의 특성상 WLP에서 보다 더 심각하게 된다.
웨이퍼 레벨 패키지 기술의 적용이 검토되고 있는 분야는 어떤 것이 있는가? 그 대안으로 여러 가지 기술이 검토되고 있으나, 실리콘 관통 전극(through silicon via, TSV)를 이용한 3D 패키징이나1-2) 웨이퍼 레벨 패키지(wafer level package, WLP)와 같은 패키징 기술이3-4) 큰 주목을 받고 있다. 특히 WLP 기술은 모바일 분야에서 성공적으로 적용되어 기술적 신뢰성을 검증 받은 이후로, 광대역폭 소자(high bandwidth device)5)나 하이브리드 소자(hybrid device)6) 등 많은 분야에서 적용이 검토되고 있다. WLP 기술의 성공에 자극받아 WLP 개념을 더욱 발전시킨 패널 레벨 패키지(panel level package, PLP)에도 관심이 높아지고 있는데,7-8) PLP 기술은 원형의 기판을 사용하는 WLP에 비해서 사각형 패널을 사용함으로써 한 번에 처리하는 칩의 개수를 늘려서 생산원가를 더 낮출 수 있다는 장점이 있다.
질의응답 정보가 도움이 되었나요?

참고문헌 (12)

  1. S. E. Kim, and S. D. Kim, "Wafer level Cu-Cu direct bonding for 3D integration", Microelectronic Engineering, 137, 158 (2015). 

    상세보기 crossref

  2. Y. H. Cho, and S. E. Kim, S. D. Kim, "Wafer Level Bonding Technology for 3D Stacked IC", J. Microelectron. Packag. Soc., 20(1), 7 (2013). 

  3. Philip Garrou, "Wafer Level Chip Scale Packaging (WLCSP): An Overview", IEEE Trans. Adv. Packag., 23(2), 198 (2000). 

    상세보기 crossref

  4. C.-F. Tseng, C.-S. Liu, C.-H. Wu, and D. Yu, "InFO (Wafer Level Integrated Fan-Out) Technology", Proc. 66th Electronic Components and Technology Conference (ECTC), 1, (2016). 

  5. T. G. Lim, and D. H. O. S. Wee, "Electrical design for the development of FOWLP for HBM integration", Proc. 68th Electronic Components and Technology Conference (ECTC), 2136, (2018). 

  6. F.-C. Hsu, J. Lin, S.-M. Chen, P.-Y. Lin, J. Fang, J.-H. Wang, and S.-P. Jeng, "3D Heterogeneous Integration with Multiple Stacking Fan-Out Package", Proc. 68th Electronic Components and Technology Conference (ECTC), 337, (2018). 

  7. T. Braun, K. F. Becker, M. Wohrmann, M. Topper, L. Bottcher, R., Aschenbrenner, and K. D. Lang, "Trends in Fan-out Wafer and Panel Level Packaging" Proc. International Conference on Electronics Packaging (ICEP), Japan, 325 (2017). 

  8. J. Y. Kim, I. J. Choi, J. H. Park, J.-E. Lee, T. S. Jeong, J. S Byun, Y. G. Ko, K. H. Hur, D.-W. Kim, and K. S. Oh, "Fanout Panel Level Package with Fine Pitch Pattern", Proc. 68th Electronic Components and Technology Conference (ECTC), 1, (2018). 

  9. K. Kikuchi, Y. Nedzu, and T. Sugino, "Warpage Analysis with Newly Molding Material of Fan-Out Panel Level Packagingand the Board Level Reliability Test Results", Proc. 68th Electronic Components and Technology Conference (ECTC), 973, (2018). 

  10. J. H. Lau, M. Li, D. Tian, N. Fan, E. Kuah, W. Kai, M. Li, J. Hao, Y. M. Cheung, Z. Li, H. T. Kim, R. Beica, T. Taylor, C.-T. Ko, H. Yang, Y.-H. Chen, S. P. Lim, N. C. Lee, J. Ran, C. Xi,K. S. Wee, and Q. Yong, "Warpage and Thermal Characterization of Fan-Out Wafer-Level Packaging", IEEE Trans. Compon. Packaging Manuf. Technol., 7(10), 1729 (2017). 

    상세보기 crossref

  11. G. T. Kim, and D. I. Kwon, "Warpage Analysis during Fan-Out Wafer Level Packaging Process using Finite Element Analysis", J. Microelectron. Packag. Soc., 25(1), 41 (2018). 

  12. T. Lin, F. Hou, H. Liu, D. Pan, F. Chen, J. Li, H. Zhang, and L. Cao, "Warpage simulation and experiment for panel level fan-out package", IEEE CPMT Symposium Japan (ICSJ), 129, (2016). 

저자의 다른 논문 :

LOADING...

관련 콘텐츠

오픈액세스(OA) 유형

GOLD

오픈액세스 학술지에 출판된 논문

이 논문과 함께 이용한 콘텐츠

섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로