[논문]반도체 패키지용 PCB의 구조 모델링 방법에 따른 패키지의 warpage 수치적 연구

조승현; 전현찬

doi:10.6117/kmeps.2018.25.4.059

초록
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본 논문에서는 수치해석을 사용하여 반도체용 패키지에 적용된 인쇄회로기판 (PCB(printed circuit board)) 구조를 다층 구조의 소재 특성을 모델링한 것과 단일 구조라고 가정한 모델링을 적용하여 warpage를 해석함으로써 단일 구조 PCB 모델링의 유용성을 분석하였다. 해석에는 3층과 4층 회로층을 갖는 PCB가 사용되었다. 또한 단일 구조 PCB의 재료 특성값을 얻기 위해 실제 제품을 대상으로 측정을 수행하였다. 해석 결과에 의하면 PCB를 다층 구조로 모델링한 경우에 비해 단일 구조로 모델링한 경우에 warpage가 증가하여 PCB 구조의 모델링에 따른 warpage 분석결과가 분명한 유의차가 있었다. 또한, PCB의 회로층이 증가하면 PCB의 기계적 특성인 탄성계수와 관성모멘트가 증가하여 패키지의 warpage가 감소하였다.

Abstract ▼ AI-Helper

In this paper, we analyzed the usefulness of single-structured printed circuit board (PCB) modeling by using numerical analysis to model the PCB structure applied to a package for semiconductor purposes and applying modeling assuming a single structure. PCBs with circuit layer of 3rd and 4th were us...

In this paper, we analyzed the usefulness of single-structured printed circuit board (PCB) modeling by using numerical analysis to model the PCB structure applied to a package for semiconductor purposes and applying modeling assuming a single structure. PCBs with circuit layer of 3rd and 4th were used for analysis. In addition, measurements were made on actual products to obtain material characteristics of a single structure PCB. The analysis results showed that if the PCB was modeled in a single structure compared to a multi-layered structure, the warpage analysis results resulting from modeling the PCB structure would increase and there would be a significant difference. In addition, as the circuit layer of the PCB increased, the mechanical properties of the PCB, the elastic coefficient and inertia moment of the PCB increased, decreasing the package's warpage.

주제어

표/그림 (15)

그림 Fig. 2. Finite element modeling of package for semiconductor with three layered PCB.
그림 Fig. 1. Package geometries for semiconductor with a three and a four layered PCB.
그림 Fig. 3. Finite element modeling of package for semiconductor with four layered PCB.
그림 Fig. 4. Finite element modeling of a layered PCB and a solid PCB for package.
표 Table 1. Material properties of package for semiconductor.
그림 Fig. 5. Material properties of solder joints and a chip.
그림 Fig. 6. Specimens for material characteristics measuring of a solid PCB.
그림 Fig. 7. Material properties of a three layered solid PCB.
그림 Fig. 8. Material properties of a four layered solid PCB.
그림 Fig. 9. Cool down temperature condition.
그림 Fig. 10. Warpage distribution of package with three layered PCB and a solid PCB.
그림 Fig. 11. Gap of material properties between Mold+chip and a three layered PCB.
그림 Fig. 12. Warpage distribution of package with four layered PCB and a solid PCB.
그림 Fig. 13. Gap of material properties between Mold+chip and a four layered PCB.
그림 Fig. 14. Elastic modulus and moment inertia of PCB.

AI 본문요약
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문제 정의

본 논문에서는 반도체 패키지용 PCB의 소재 특성 모델링이 warpage에 미치는 영향을 유한요소법을 이용한 수치해석으로 분석하였다. 이를 위해 3층 회로층과 4층회로층을 갖는 PCB를 대상으로 다층 구조의 소재 특성을 모델링한 것과 단일 구조라고 가정한 모델링을 적용 하였다.

가설 설정

7과 8은 각각 위의 측정방식에 의해 측정한 3층과 4층 PCB의 탄성계수와 CTE 측정결과이다. DMA로 측정한 온도변화에 따른 storage modulus를 탄성계수로 적용 하였고, CTE는 온도구간의 평균값을 입력하였으며 포아 송비는 0.3으로 가정하였다.
2와 3은 수치해석을 위한 유한요소 모델링을 보여 주고 있다. 유한요소는 8-노드를 갖는 육면체 메쉬를 사용하였고 PCB, 솔더 조인트, 반도체 칩, 몰드를 각각 모델링하여 각 메쉬의 노드를 일치시킴으로써 각 요소들이 완벽하게 접합되었다고 가정하였다. 이때 PCB 모델링은 Fig.
유한요소는 8-노드를 갖는 육면체 메쉬를 사용하였고 PCB, 솔더 조인트, 반도체 칩, 몰드를 각각 모델링하여 각 메쉬의 노드를 일치시킴으로써 각 요소들이 완벽하게 접합되었다고 가정하였다. 이때 PCB 모델링은 Fig. 4와 같이 각 층의 재료 특성값을 고려한 모델과 PCB의 특성이 균일하다고 가정한 솔리드 모델로 모델링하였다.
본 논문에서는 반도체 패키지용 PCB의 소재 특성 모델링이 warpage에 미치는 영향을 유한요소법을 이용한 수치해석으로 분석하였다. 이를 위해 3층 회로층과 4층회로층을 갖는 PCB를 대상으로 다층 구조의 소재 특성을 모델링한 것과 단일 구조라고 가정한 모델링을 적용 하였다. 단일 구조의 소재 특성값은 PCB 최종 제품을 대상으로 실험에 의해 획득하였다.

제안 방법

(a)와 같이 40 mm × 6 mm 크기의 직사각형 형상을 x 방향과 y 방향으로 각각 3개씩 절단하여 사용하였다.
(b)와 같이 20 mm × 5 mm 크기의 직사각형 형상을 x 방향과 y 방향으로 각각 3개씩 절단하여 사용하였다.
이러한 결과는 PCB 구조의 모델링에 따른 warpage 분석결과가 분명한 유의차가 있고, PCB가 단일 구조로 고려하면 chip과 mold와의 재료특성값 차이가 과도하게 고려될 수 있다는 것을 의미한다. 또한, 3층 PCB에 비해 4층 PCB를 적용할 때 warpage가 감소하는 이유에 대해 휨강도 측면에서 분석함으로써 PCB의 CTE 뿐만 아니라 탄성계수와 관성모멘트 등 기계적 특성이 warpage에 미치는 영향을 알 수 있었다.
모든 재료는 온도에 의해 변하기 때문에 가능한 온도함수로 적용했고, 일부 재료들은 상온 20ºC의 특성값을 사용 하였다.
본 논문에서는 수치해석을 사용하여 반도체용 패키지에 적용된 PCB 구조를 다층 구조의 소재 특성을 모델링한 것과 단일 구조라고 가정한 모델링을 적용하여 warpage를 해석함으로써 단일 구조 PCB 모델링의 유용성을 분석하였다. 해석에는 3층과 4층 회로층을 갖는 PCB 가 사용되었다.
열팽창계수는 TMA-Q400 장비와 ASTM E 831 규격을 사용했고, 1N의 인장력 하에서 1°C/분으로 최고 온도 260°C 까지 측정하였다.
온도변화에 따른 탄성계수는 DMA-Q800장비와 ASTM D 4065 규격으로 Hz의주파수로 5°C/분으로 최고 온도 260ºC까지 측정하였다.
유한요소법에 의해 패키지의 warpage를 해석하기 위해 패키지의 중심을 고정하였고, warpage에 대한 시간의 영향을 배제하고 온도의 영향만을 고려하기 위해 패키지의 온도는 175ºC에서 20ºC로 균일하게 감온하도록 하였다.

대상 데이터

이를 위해 3층 회로층과 4층회로층을 갖는 PCB를 대상으로 다층 구조의 소재 특성을 모델링한 것과 단일 구조라고 가정한 모델링을 적용 하였다. 단일 구조의 소재 특성값은 PCB 최종 제품을 대상으로 실험에 의해 획득하였다. 이와 같은 연구는 신속· 정확한 패키지 warpage를 예측하기 위해 PCB를 단일 구조로 모델링하는 것과 PCB 완제품을 대상으로 열거동 특성값을 평가하는 방법의 유용성을 판단하는데 유용한 정보를 제공할 것으로 판단된다.
해석에는 3층과 4층 회로층을 갖는 PCB 가 사용되었다. 또한 단일 구조 PCB의 재료특성 값을 얻기 위해 실제 제품을 대상으로 측정을 수행하였다.
본 논문에서는 PCB 솔리드 모델링의 특성을 연구하기 위해 3층과 4층 구조의 반도체 패키지용 PCB를 해석대 상으로 선정하였다. Fig.
본 논문에서는 수치해석을 사용하여 반도체용 패키지에 적용된 PCB 구조를 다층 구조의 소재 특성을 모델링한 것과 단일 구조라고 가정한 모델링을 적용하여 warpage를 해석함으로써 단일 구조 PCB 모델링의 유용성을 분석하였다. 해석에는 3층과 4층 회로층을 갖는 PCB 가 사용되었다. 또한 단일 구조 PCB의 재료특성 값을 얻기 위해 실제 제품을 대상으로 측정을 수행하였다.

데이터처리

11(a), (b)는 PCB와 그 위에 결합되어 있는 mold와 chip간 혼합 탄성계수와 혼합 CTE의 차이를 표시한 그림 이다. 비교를 위한 특성값들은 재료의 체적비를 고려하고, 잔동률에 의한 혼합 룰(Rule of mixture)로 계산되었고, solid PCB의 특성값은 실제 측정된 값의 평균치를 사용하였다. 계산결과에 따르면 mold와 chip의 혼합 탄성계수가 약 64GPa로 높고 다음으로 각 층의 재료 특성값을 고려한 PCB의 탄성계수가 약 32.

이론/모형

모든 재료는 온도에 의해 변하기 때문에 가능한 온도함수로 적용했고, 일부 재료들은 상온 20ºC의 특성값을 사용 하였다. PCB 회로층의 특성값은 층별 잔동률을 고려한 혼합 룰(Rule of mixture)로 계산하였다. 솔더 조인트와 칩의 탄성계수와 CTE는 Fig.
Solid PCB의 기계적·열적 특성은 공인인증기관 KOPTRI에 의뢰하여 측정하였다.
유한요소법에 의해 패키지의 warpage를 해석하기 위해 패키지의 중심을 고정하였고, warpage에 대한 시간의 영향을 배제하고 온도의 영향만을 고려하기 위해 패키지의 온도는 175ºC에서 20ºC로 균일하게 감온하도록 하였다. 유한요소 해석은 비선형 거동 해석용 범용 프로그램인 MSC/MARC를 사용하였다.

성능/효과

(b)는 4층 PCB를 적용한 반도체용 패키지에서 발생한 warpage의 결과로써 PCB 각 층의 특성값을 고려하면 최대 warpage가 16.5 µm이 오목방향으로 발생했고, PCB를 하나의 재료로 가정하면 최대 warpage가 34.2 µm가 동일한 형태로 발생하여 약 107%가 증가하였다.
비교를 위한 특성값들은 재료의 체적비를 고려하고, 잔동률에 의한 혼합 룰(Rule of mixture)로 계산되었고, solid PCB의 특성값은 실제 측정된 값의 평균치를 사용하였다. 계산결과에 따르면 mold와 chip의 혼합 탄성계수가 약 64GPa로 높고 다음으로 각 층의 재료 특성값을 고려한 PCB의 탄성계수가 약 32.3GPa로 높으며 solid PCB가 약 20.5GPa로 가장 낮다. 탄성계수의 차이는 각각 31.
해석 결과에 의하면 PCB를 다층 구조로 모델링한 경우에 비해 단일 구조로 모델링한 경우에 warpage는 PCB 가 3층과 4층 회로층일 때 각각 31%와 107%가 증가하였다. 이러한 결과는 PCB 구조의 모델링에 따른 warpage 분석결과가 분명한 유의차가 있고, PCB가 단일 구조로 고려하면 chip과 mold와의 재료특성값 차이가 과도하게 고려될 수 있다는 것을 의미한다.

후속연구

그러나, 본 논문에서 분석한 연구결과는 PCB의 구조를 다층 구조로 모델링하는 것과 단일 구조로 모델링하는 것 중 어느 것이 최종 패키지의 warpage와 근사하게 예측하는지를 알 수 없다는 점에서 한계를 갖고 있다. 이러한 한계를 극복하기 위해 향후에는 실험에 의한 반도체 패키 지의 warpage 결과와 수치해석의 결과를 비교·분석을 하여 수치해석의 유용성을 확인할 필요가 있다.
그러나, 본 논문에서 분석한 연구결과는 PCB의 구조를 다층 구조로 모델링하는 것과 단일 구조로 모델링하는 것 중 어느 것이 최종 패키지의 warpage와 근사하게 예측하는지를 알 수 없다는 점에서 한계를 갖고 있다. 이러한 한계를 극복하기 위해 향후에는 실험에 의한 반도체 패키 지의 warpage 결과와 수치해석의 결과를 비교·분석을 하여 수치해석의 유용성을 확인할 필요가 있다. 이를 통해 패키지 warpage를 예측하는데 적합한 PCB 모델링 방법을 확인할 수 있다면 반도체 패키지의 warpage를 감소시키고 신뢰성을 향상시키는데 실용적이고 유용한 접근법을 제시할 수 있을 것이다.
이러한 한계를 극복하기 위해 향후에는 실험에 의한 반도체 패키 지의 warpage 결과와 수치해석의 결과를 비교·분석을 하여 수치해석의 유용성을 확인할 필요가 있다. 이를 통해 패키지 warpage를 예측하는데 적합한 PCB 모델링 방법을 확인할 수 있다면 반도체 패키지의 warpage를 감소시키고 신뢰성을 향상시키는데 실용적이고 유용한 접근법을 제시할 수 있을 것이다.
이와 같은 연구는 신속· 정확한 패키지 warpage를 예측하기 위해 PCB를 단일 구조로 모델링하는 것과 PCB 완제품을 대상으로 열거동 특성값을 평가하는 방법의 유용성을 판단하는데 유용한 정보를 제공할 것으로 판단된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	반도체용 패키지 업계에서 warpage를 정확하게 예측할 방법으로 수치해석을 활용하고 있는 이유는?	따라서 반도체용 패키지 업계는 PCB 뿐만 아니라 PCB를 포함한 패키 지의 warpage를 신속·정확하게 예측할 방법으로 수치해석을 활용하고 있다. 수치해석은 실험적 평가에 비해 평가기간과 비용을 획기적으로 줄일 수 있고, 원인과 결과에 대한 정확한 정량적 분석이 가능하기 때문이다.
	반도체용 패키지의 변형은 무엇의 근본적 원인인가?	반도체용 패키지의 변형(warpage)는 언더필과 솔더 조인트의 박리와 크랙, 솔더 조인트의 미결합 등 많은 신뢰성 불량들의 근본적 원인이다.1-3) 패키지 warpage를 줄이기 위한 연구는 패키지 레벨의 디자인, 소재 변경과 PCB 레벨의 디자인, 소재 개발 등이 산업계에서 지속적으로 진행되고 있는데, 4-6) 최근 수치해석을 이용한 연구가 활발하게 진행되고 있다.
	패키지 warpage를 줄이기 위한 연구로 어떤 것들이 있는가?	반도체용 패키지의 변형(warpage)는 언더필과 솔더 조인트의 박리와 크랙, 솔더 조인트의 미결합 등 많은 신뢰성 불량들의 근본적 원인이다.1-3) 패키지 warpage를 줄이기 위한 연구는 패키지 레벨의 디자인, 소재 변경과 PCB 레벨의 디자인, 소재 개발 등이 산업계에서 지속적으로 진행되고 있는데, 4-6) 최근 수치해석을 이용한 연구가 활발하게 진행되고 있다. 7-10)

참고문헌 (11)

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상세보기
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상세보기
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W. Sun, W. H. Zhu, K. S. Le, and H. B. Tan, "Simulation Study on the Warpage Behavior and Board-level Temperature Cycling Reliability of PoP Potentially for High-speed Memory Packaging", Proc. International Conference on Electronic Packaging Technology & High Density Packaging (ICEPTHDP), Shanghai, 978, IEEE (2008).
C. M. Ryder, "Embedded components: A comparative analysis of reliability", Proc. IPC APEX, Las Vegas, 3156 (2011).
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원문보기 상세보기
T. Y. Tee, H. S. Ng, D. Yap. X. Baraton, and Z. Zhong, "Board level solder joint reliability modeling and testing of TFBGA packages for telecommunication applications", Microelectronics Reliability, 43, 1117 (2003).

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