본 논문에서는 대표적인 ESD 보호회로인 SCR, LVTSCR을 기반으로 하여 특정한 어플리케이션의 요구 전압에 맞추어 설계하기 위한 Stack 기술에 대하여 서술한다. 또한 기존 구조와는 다른 SCR 기반의 ESD 보호회로를 제시하여 Stack기술에 적용함으로써, 주요 파라미터인 트리거 전압과 홀딩 전압의 변동에 대하여 검증한다. 새로이 추가되는 SCR 기반의 보호 회로의 경우 추가적인 N+, P+ 영역의 삽입으로 인해 보다 높은 홀딩 전압을 갖는 ESD 보호회로이다. 또한 시놉시스사의 T-CAD 시뮬레이터를 이용하여 제안된 ESD 보호회로의 전기적 특성을 검증을 실시하였다.
본 논문에서는 대표적인 ESD 보호회로인 SCR, LVTSCR을 기반으로 하여 특정한 어플리케이션의 요구 전압에 맞추어 설계하기 위한 Stack 기술에 대하여 서술한다. 또한 기존 구조와는 다른 SCR 기반의 ESD 보호회로를 제시하여 Stack기술에 적용함으로써, 주요 파라미터인 트리거 전압과 홀딩 전압의 변동에 대하여 검증한다. 새로이 추가되는 SCR 기반의 보호 회로의 경우 추가적인 N+, P+ 영역의 삽입으로 인해 보다 높은 홀딩 전압을 갖는 ESD 보호회로이다. 또한 시놉시스사의 T-CAD 시뮬레이터를 이용하여 제안된 ESD 보호회로의 전기적 특성을 검증을 실시하였다.
In this paper, This paper is based on the conventional ESD protection circuits SCR and LVTSCR. Also, the SCR-based ESD protection circuit, which is different from the conventional structure, is presented and tested for variations in the trigger voltage and holding voltage. Due to the insertion of ad...
In this paper, This paper is based on the conventional ESD protection circuits SCR and LVTSCR. Also, the SCR-based ESD protection circuit, which is different from the conventional structure, is presented and tested for variations in the trigger voltage and holding voltage. Due to the insertion of additional N +, P + regions, the newly added SCR-based protection circuit have improved electrical characteristics. To discuss the electrical characteristics of the proposed circuit, Synopsys T-CAD simulation data was shown.
In this paper, This paper is based on the conventional ESD protection circuits SCR and LVTSCR. Also, the SCR-based ESD protection circuit, which is different from the conventional structure, is presented and tested for variations in the trigger voltage and holding voltage. Due to the insertion of additional N +, P + regions, the newly added SCR-based protection circuit have improved electrical characteristics. To discuss the electrical characteristics of the proposed circuit, Synopsys T-CAD simulation data was shown.
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문제 정의
논문에서는 기존의 SCR을 기반으로 하는 LVTSCR과 제안된 보호회로를 제시하였으며, 트리거 전압 과 홀딩 전압을 최적화시키기 위한 Stack기술에 대하여 검증하였다. Stack기술의 경우 첫 스테이지와 후에 추가되는 스테이지에 따라 전기적 특성이 달리되는데, 두 종류의 Stack 구조를 검토한 결과, LVTSCR로 인하여 트리거 전압을 감소시키는 방법과 제안된 보호회로를 이용하여 홀딩 전압을 증가시키는 방법은 Stack구조를 형성함에 있어 유효하다는 것을 시뮬레이션 결과를 통하여 입증하였다.
따라서 본 논문에서는 특정 어플리케이션의 요구 전압이 주어질 때, 트리거 전압과 홀딩전압을 최적화시키기 위해 사용되는 기술 중 하나인 Stack 기술을 LVTSCR기반으로 하여 제시한다. Stack 기술은 상기 서술한 바와 같이 두 개 이상의 소자를 연결하여 트리거 전압과 홀딩 전압을 요구 전압에 맞게 피팅시키는 방법으로써 각 배치되는 소자에 따라 그 효용성이 다를 수 있기 때문에 실제적인 검증이 필요한 기술이다.
제안 방법
Stack 기술은 상기 서술한 바와 같이 두 개 이상의 소자를 연결하여 트리거 전압과 홀딩 전압을 요구 전압에 맞게 피팅시키는 방법으로써 각 배치되는 소자에 따라 그 효용성이 다를 수 있기 때문에 실제적인 검증이 필요한 기술이다. 검증을 실시하기 위하여 Synopsys사의 T-CAD Simulator를 통해 전기적 특성을 분석하여 도시하였다. 또한 종래의 구조와 I-V 특성을 비교하여 제안된 보호회로가 기존 SCR보다 개선된 전기적 특성을 갖는 것을 확인하였다.
본 논문에서 서술하는 Stack된 구조에 대한 서술은 ESD 보호를 위한 전압별 보호회로 개발에 있어서 보호하려는 내부 회로의 동작전압에 대하여 트리거 전압과 홀딩 전압을 최적화시키는데 사용되는 방법의 검증으로써 첫째로 LVTSCR에 비중을 두어 트리거 전압을 감소시키거나, 둘째로 제안된 보호회로에 비중을 두어 홀딩 전압을 증가시킬 수 있다. 따라서 트리거 전압과 홀딩 전압의 조절을 통해 요구 전압에 대한 ESD 보호를 수행할 수 있게 한다.
각 웰에 추가적으로 형성되는 N+, P+ 영역이 존재하는 것이 기존의 SCR 구조와 구별되는 특징이다. 제안된 회로의 경우에는 트리거 전압을 감소시킨 LVTSCR과는 달리 홀딩 전압을 증가시키는 역할을 수행한다. 각 웰에 삽입된 N+, P+ 영역은 기생 바이폴라 트랜지스터의 베이스 농도가 상승하는 효과를 얻게 된다.
이론/모형
본 연구에서는 각각 ESD 보호회로의 전기적인 특성을 검증하기 위하여 시놉시스사의 T-CAD Simulator를 이용하였다. 그림 6과 표 1은 제안된 보호회로와 종래의 SCR 및 LVTSCR 과의 I-V특성을 시뮬레이션하여 도시한 결과이다.
성능/효과
그림 7과 표 2는 2-Stack이 이루어진 보호회로의 시뮬레이션 결과를 나타낸다. LVTSCR의 경우 단일 소자와 비교하였을 때, 트리거 전압과 홀딩 전압이 각각 1.8배 1.6배 증가하였으며, 제안된 보호회로가 Stack 되어진 경우, LVTSCR의 트리거 전압보다 제안된 보호회로가 트리거 전압이 높기 때문에 다소 증가된 트리거 전압을 갖는다. 또한 내부 기생 바이폴라 트랜지스터의 베이스 부분의 구조적인 변경점으로 인하여 비교적 높은 수치인 5.
논문에서는 기존의 SCR을 기반으로 하는 LVTSCR과 제안된 보호회로를 제시하였으며, 트리거 전압 과 홀딩 전압을 최적화시키기 위한 Stack기술에 대하여 검증하였다. Stack기술의 경우 첫 스테이지와 후에 추가되는 스테이지에 따라 전기적 특성이 달리되는데, 두 종류의 Stack 구조를 검토한 결과, LVTSCR로 인하여 트리거 전압을 감소시키는 방법과 제안된 보호회로를 이용하여 홀딩 전압을 증가시키는 방법은 Stack구조를 형성함에 있어 유효하다는 것을 시뮬레이션 결과를 통하여 입증하였다. 따라서 특정 어플리케이션에 대한 요구전압이 존재할 때, 이에 맞추어 ESD 보호회로의 주요 파라미터인 트리거 전압과 홀딩 전압을 최적화시키는데 적절하게 사용될 수 있다.
가장 간단한 구조의 ESD보호회로의 설명을 위하여 SCR구조와 등가회로가 첨부되었다. 따라서 후술되는 LVTSCR과 제안되는 보호회로에 대한 메커니즘은 SCR과 거의 동일하게 설명되며, 구조적인 변경점과 그에 따른 전기적 특성 변화는 후술되는 LVTSCR과 제안되는 보호회로에서 각각 설명된다.
검증을 실시하기 위하여 Synopsys사의 T-CAD Simulator를 통해 전기적 특성을 분석하여 도시하였다. 또한 종래의 구조와 I-V 특성을 비교하여 제안된 보호회로가 기존 SCR보다 개선된 전기적 특성을 갖는 것을 확인하였다.
후속연구
Stack기술의 경우 첫 스테이지와 후에 추가되는 스테이지에 따라 전기적 특성이 달리되는데, 두 종류의 Stack 구조를 검토한 결과, LVTSCR로 인하여 트리거 전압을 감소시키는 방법과 제안된 보호회로를 이용하여 홀딩 전압을 증가시키는 방법은 Stack구조를 형성함에 있어 유효하다는 것을 시뮬레이션 결과를 통하여 입증하였다. 따라서 특정 어플리케이션에 대한 요구전압이 존재할 때, 이에 맞추어 ESD 보호회로의 주요 파라미터인 트리거 전압과 홀딩 전압을 최적화시키는데 적절하게 사용될 수 있다. 하지만 본 논문에서 제시한 Stack 기술에 대한 한계는 여전히 사이즈 대비 I-V 특성에 있으며 Device level이 아닌 상위 System level 측면에서 고찰할 경우, 주요 전압 파라미터를 최적화시키기 위하여 면적효율을 떨어뜨린다는 점이 본 기술을 적용시키는 점에 있어 주요 단점으로 고려되어진다.
따라서 특정 어플리케이션에 대한 요구전압이 존재할 때, 이에 맞추어 ESD 보호회로의 주요 파라미터인 트리거 전압과 홀딩 전압을 최적화시키는데 적절하게 사용될 수 있다. 하지만 본 논문에서 제시한 Stack 기술에 대한 한계는 여전히 사이즈 대비 I-V 특성에 있으며 Device level이 아닌 상위 System level 측면에서 고찰할 경우, 주요 전압 파라미터를 최적화시키기 위하여 면적효율을 떨어뜨린다는 점이 본 기술을 적용시키는 점에 있어 주요 단점으로 고려되어진다.
질의응답
핵심어
질문
논문에서 추출한 답변
ESD는 무엇인가?
ESD(ElectroStatic Discharge)란 회로나 소자의 외부적 또는 내부적 요인으로 인하여 정전하가 순간적으로 방전되어 탑재된 집적회로에 전기적, 열적 손상을 주어 파괴되는 현상을 일컫으며 이는 전자제품이나 작게는 전자부품 등의 생산 및 조립과 정에서 발생한다[1].
SCR의 장점은 무엇인가?
하지 만 드레인에 전계 집중되는 효과에 따라 비교적 낮은 ESD 감내 특성을 지니므로 ESD 보호에 대하여 충족할만한 감내특성을 지니기 위해서는 면적 측 면에서 단점을 지닌다고 할 수 있다[4]. 반면 SCR의 경우, 구조 내부에 생성되어지는 NPN/PNP의 기생형 바이폴라 트랜지스터들이 서로 정궤환(Positive Feedback)으로 인하여 동작하기 때문에 앞서 언급된 GGNMOS와 비교할 경우에 월등히 높은 전류 구동 능력의 장점을 지닌다. 또한 각각의 웰(Well) 사이에서 애벌런치 항복(Avalanche Breakdown)으로 인하여 트리거 동작이 발생하기 때문에 높은 감내 특성을 갖는다.
LVTSCR의 특징은 무엇인가?
기존의 SCR에서보다 트리거 전압을 향상시킨 소자인 LVTSCR은 기존 SCR 구조에 N타입의 MOSFET을 삽입한 구조이다. Avalanche Breakdown이 웰 사이에서 발생하게 하지 않고 N+ 영역과 P웰 사이에서 Avalanche Breakdown을 유도하는 트리거 동작으로 인해 기존의 SCR보다 낮은 트리거 전압을 갖는다.
참고문헌 (8)
Hyun-Young Kim, "A Study on the Electrical Characteristic of SCR-based Dual-Directional ESD Protection Circuit According to Change of Design Parameters," j.inst.Korean.electr.electron.eng, pp. 265-270, 2015. DOI:10.7471/ikeee.2015.19.2.265
Albert Z. H. Wang, "On-Chip ESD Protection for Integrated Circuits 2nd ed," Springer, US, 2002.
M.D. Ker and C.C. Yen, "Investigation and Design of On-Chip Power-Rail ESD Clamp Circuits Without Suffering Latch up-Like Failure During System-Level ESD Test," IEEE J. Solid-State Circuits, vol.43, no.11, pp. 2533-2545, 2008. DOI:10.1109/JSSC.2008.2005451
C. Russ, K. Bock, M. Rasras, I. D. Wolf, G. Groeseneken, and H. E. Maes, "Non-uniform triggering of gg-nMOSs investigated by combined emission microcopy and transmission line pulsing," in Proc. EOS/ESD Symp., pp. 177-186, 1998. DOI:10.1109/EOSESD.1998.737037
J. Y. Lee "Analysis of SCR, MVSCR, LVTSCR With I-V Characteristic and Turn-On-Time," j.inst.Korean.electr.electron.eng, vol.20, no.3, pp. 295-398, 2016.DOI:10.7471/ikeee.2016.20.3.295
O. Quittard, Z. Mrcarica, F. Blanc, G. Notermans, T. Smedes, and H.van Zwol, "ESD protection for high-voltage CMOS technologies," EOS/ESD Symp, pp. 77-86, 2006, DOI:10.1109/EOSESD.2006.5256797
V. Vashchenko, A. Concannon, M. ter Beek, P. Hopper, High holding voltage cascoded LVTSCR structures for 5.5-V tolerant ESD protection clamps, IEEE Trans. on Devices. and Materials Reliability, vol.4, pp. 273-280, 2004.
A Chatterjee and T. Polgreen, "A low-voltage triggering SCR for on-chip ESD protection at output and input pads," IEEE Electron Device Lett., vol.12, pp. 21-22, 1991. DOI:10.1109/VLSIT.1990.111015
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