[논문]낮은 쓰기 성능을 갖는 비휘발성 메인 메모리 시스템을 위한 성능 및 에너지 최적화 기법

정우순; 이형규

doi:10.14372/iemek.2018.13.5.245

낮은 쓰기 성능을 갖는 비휘발성 메인 메모리 시스템을 위한 성능 및 에너지 최적화 기법
Performance and Energy Optimization for Low-Write Performance Non-volatile Main Memory Systems 원문보기

대한임베디드공학회논문지 = IEMEK Journal of embedded systems and applications, v.13 no.5, 2018년, pp.245 - 252

정우순 (Daegu University) , 이형규 (Daegu University)

Abstract ▼ AI-Helper

Non-volatile RAM devices have been increasingly viewed as an alternative of DRAM main memory system. However some technologies including phase-change memory (PCM) are still suffering from relatively poor write performance as well as limited endurance. In this paper, we introduce a proactive last-level cache management to efficiently hide a low write performance of non-volatile main memory systems. The proposed method significantly reduces the cache miss penalty by proactively evicting the part of cachelines when the non-volatile main memory system is in idle state. Our trace-driven simulation demonstrates 24% performance enhancement, compared with a conventional LRU cache management, on the average.

주제어

표/그림 (11)

그림 그림 1. DRAM 캐시-PCM 메인메모리 구조 Fig. 1 DRAM as a cache memory for PCM
그림 그림 2. DRAM과 PCM 비교 Fig. 2 DRAM vs. PCM: Device-level comparison
그림 그림 3. 선반출 기반 캐시관리 정책 Fig. 3 Cache management based on a proactive eviction
그림 그림 4. 긴급성을 고려한 백그라운드 선반출 제어의 필요성 (임계값=2) Fig. 4 Criticality-aware background eviction (Eviction threshold=2)
그림 그림 5. 포어그라운드 지연을 최소화하기 위한 우선순위 기반 3-레벨 선반출 큐 관리 기법 Fig. 5 Priority-based 3-level eventing queue management for minimizing the foreground delay
표 표 1. 시뮬레이션 시스템의 구성 Table 1. Simulated system parameters
표 표 2. PCM/DRAM의 성능/에너지 파라미터 Table 2. The performance/energy parameters used for PCM and DRAM
표 표 3. 사용된 벤치마크의 특성 Table 3. Benchmark characteristics
그림 그림 6. 성능 비교 결과 (DRAM 캐시를 사용하지 않는 경우 정규화된 실행시간) Fig. 6 Performance comparisons (normalized execution time to no DRAM cache configuration)
그림 그림 7. 에너지 소모 비교 결과 (DRAM 캐시를 사용하지 않는 경우에 정규화 된 에너지 소모) Fig. 7 Energy consumption (normalized energy consumption to no DRAM cache configuration)
그림 그림 8. 임계값 설정에 따른 성능 비교 (Th=1일 경우에 정규화 된 실행시간) Fig. 8 Performance comparison according to the thr eshold (normalized execution time to Th=1)

AI 본문요약
AI-Helper

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문제 정의

위와 같은 상황이 발생하는 경우, 반출 요구 시점과 상관없이 더 많은 “Dirty” 상태를 갖는 캐시세트를 보다 긴급성을 가지고 처리할 필요가 있다. 따라서 본 연구에서는 우선순위에 기반한 백그라운드 선반출 처리를 위해 그림 5와 같이 우선순위를 정할 수 있는 3단계 선반출 큐 관리 기법을 제안한다. 제안된 관리 기법은 PCM에 쓰기가 완료될 때까지 해당 캐시라인을 임시로 저장하고 있는 하나의 데이터 큐 (Q0), 선반출 될 캐시라인을 가리키는 2개의 포인터 큐 (Q1, Q2)와 하나의 멀티플렉서로 구성되어 있다.
본 연구에서는 그림 1과 같이 DRAM을 PCM을 비롯한 낮은 쓰기 성능을 갖는 비휘발성 메인 메모 리의 상위차원 캐시로 사용할 때, 캐시 실패나 버퍼 풀의 상황에서도 비휘발성 메모리의 낮은 쓰기 성능으로 인한 실행시간 지연을 최소화할 수 있는 정책인 선제적 반출 기법 (Proactive eviction technique)을 제안한다.
제안된 기법의 가장 큰 목적은 포어그라운드로 수행되는 반출과정을 백그라운드로 변환하여 성능 지연을 최소화하는 것이 목표이다. 따라서 LRU에 해당하는 캐시라인 뿐 아니라 동일 캐시세트 내 에갱신비트가 설정된 다른 캐시라인들도 가능하면 많이 선반출 하는 것이 유리하겠지만, 너무 많은 캐시 라인을 선반출 할 경우 백그라운드 처리가 복잡하게 될 뿐 아니라, 빈번한 선반출로 인해 PCM에서의 에너지 소모가 증가된다.

가설 설정

배경이 회색인 사각형은 해당 캐시세트에서 가장 높은 2개의 LRU에 해당하며, 반출 후보를 나타낸다 (임계값: 2). 위 경우, 선반출을 위한 임계값은 2로 설정되어 있기 때문에 하나의 캐시세트에서 최대 2개의 캐시라인이 선반출 되는 것을 허용하며 하나의 FIFO방식의 선반출 큐를 사용하는 것을 가정한다. 이 경우 PCM의 낮은 쓰기 성능 및 빈번한 선반출 요구로 인해 하나 이상의 캐시라인들이 선반출 후보로 선정된 채 선반출 큐에서 대기하여 지연이 발생할 수 있다.

제안 방법

사용된 메모리 트레이스들은 PARSEC 벤치마크 [16]에 포함된 여러 개의 응용 프로그램을 이용하여 추출하였으며 벤치마크를 구성하고 있는 각 응용에 대한 특성들은 표 3에 정리되어 있다. 개별 응용에 대한 평가와 함께 좀 더 메모리 집중적인 응용을 구성하기 위해 각 응용의 특성에 따라 전체 응용들을 4개의 응용그룹으로 분류 하였다. 그룹 1은 메모리 접근이 가장 많은 두 개의 응용으로 구성되어 있는 반면 그룹 4는 메모리 접근이 가장 적은 두 개의 응용으로 구성하였다.
본 연구에서 제안하는 선반출 대상 선정은 캐시적중률 (Cache Hit Rate)에 영향을 주지 않기 위해 기존 연구에서 많이 사용하는 지역성 (Locality)에 기반을 둔 LRU (Least Recently Used) 교체 정책과 유사한 방법을 사용한다. 다만 기존의 관리기법에서 LRU에 해당하는 캐시라인이 캐시실패시점에서 반출되는 반면, 본 연구에서 제안 하는 선반출 기반 관리 기법은 여러 개의 캐시라인으로 구성된 각 캐시세트에 접근이 발생할 때마다 수행되는 LRU 상태 업데이트 시점에서, 해당하는 캐시라인의 갱신비트가 설정되었을 경우 캐시실패가 없어도 선반출을 시작하게 된다. 그림 3은 LRU 기반 기존 캐시관리 기법과 제안된 선반출 기반 캐시관리 기법을 비교 설명한다.
제안된 기법 (“Proposed”로 표현)의 성능 및 에너지 소모에 대해 DRAM 캐시를 사용하지 않고 PCM만을 메인 메모리로 사용하는 설정 (“No DRAM Cache”로 표현), 기존 LRU기반의 DRAM을 캐시로 설정 (“LRU Cache”로 표현)과 비교를 수행하였다. 모든 사용된 캐시의 쓰기 정책은 모두 지연 쓰기 (Write back)를 적용하였다. 제안된 기법의 경우 임계값 (Th)은 1, 즉 동일 캐시세트 내에서 선반출 가능한 캐시라인의 수를 1로 설정하여 실험하였다.
캐시실패가 발생하면 캐시제어기는 해당 캐시세트 내에 새로운 데이터를 적재할 공간을 마련하기 위해 1) 캐시라인 중 하나를 교체 블록으로 선정, 2) 선정된 캐시라인의 갱신 (dirty) 비트가 1로 설정되었을 경우 해당 캐시라인의 내용을 메인 메모리 (여기서는 PCM)에 기록하는 반출 (Eviction 또는 Flush) 작업을 수행, 3) 반출이 완료되면 반출된 캐시라인의 위치에 새로운 캐시라인을 적재하는 동작을 한다. 본 논문에서 제안하는 관리 기법은 가장 많은 시간이 소모되는 2)의 동작을 캐시실패에 따른 명시적 요청이 있을시 수행하는 것이 아니라, 선제적으로 수행함으로써 캐시실패 시에 캐시라인의 교체를 큰 지연시간 없이 수행할 수 있도록 한다. 이러한 방법은 캐시실패에 따른 지연 시간을 줄이는 데 많은 도움이 되지만, 선반출 시점 및 선반출 대상을 선정하는 방법에 따라 많은 성능의 차이를 보인다.
선반출 기반 캐시관리 정책에 있어서 선반출 대상 및 시점을 결정하는 것은 성능향상에 중요한 요소이다. 본 연구에서 제안하는 선반출 대상 선정은 캐시적중률 (Cache Hit Rate)에 영향을 주지 않기 위해 기존 연구에서 많이 사용하는 지역성 (Locality)에 기반을 둔 LRU (Least Recently Used) 교체 정책과 유사한 방법을 사용한다. 다만 기존의 관리기법에서 LRU에 해당하는 캐시라인이 캐시실패시점에서 반출되는 반면, 본 연구에서 제안 하는 선반출 기반 관리 기법은 여러 개의 캐시라인으로 구성된 각 캐시세트에 접근이 발생할 때마다 수행되는 LRU 상태 업데이트 시점에서, 해당하는 캐시라인의 갱신비트가 설정되었을 경우 캐시실패가 없어도 선반출을 시작하게 된다.
모든 결과 값은 임계값을 1(Th=1)로 설정한 결과를 기준으로 정규화하여 표현 하였다. 본 평가는 개별 응용을 실행하는 방법이 아닌 표 3에서 표현한 그룹별로 실행하여 상대적으로 높은 메모리 접근 빈도를 갖는 상태에서 평가하였 다. 그림에서 보는 바와 같이 임계점에 따른 성능은 그룹 1, 3 및 4 응용들에서는 임계값과 상관없이 거의 일정하게 나타났으며, 그룹 2는 임계값을 높일 경우 최대 4.
따라서 선반출 가능한 캐시라인의 개수를 적절히 선정하여 백그라운드 반출 제어의 복잡성을 줄이고 성능은 향상시키면서 에너지 소모 증가를 최소화하는 설정이 필수적이다. 이를 위해 본 연구에서는 동일 캐시세트 내에서 선반출 가능한 캐시라인의 개수를 임계값 (Threshold)이라 정하고, 임계값 선정기법을 제안하며 그에 따른 성능 비교 결과를 분석하였으며, 이에 관한 결과는 실험 부분에서 설명한다.
따라서 본 연구에서는 우선순위에 기반한 백그라운드 선반출 처리를 위해 그림 5와 같이 우선순위를 정할 수 있는 3단계 선반출 큐 관리 기법을 제안한다. 제안된 관리 기법은 PCM에 쓰기가 완료될 때까지 해당 캐시라인을 임시로 저장하고 있는 하나의 데이터 큐 (Q0), 선반출 될 캐시라인을 가리키는 2개의 포인터 큐 (Q1, Q2)와 하나의 멀티플렉서로 구성되어 있다. Q0는 포어그라운드 반출요구를 가장 우선으로 처리하기 때문에 Q0에서 풀 (Full)이 발생 하지 않을 경우 포어그라운드 지연은 발생하지 않는다는 것을 의미한다.
제안된 기법 (“Proposed”로 표현)의 성능 및 에너지 소모에 대해 DRAM 캐시를 사용하지 않고 PCM만을 메인 메모리로 사용하는 설정 (“No DRAM Cache”로 표현), 기존 LRU기반의 DRAM을 캐시로 설정 (“LRU Cache”로 표현)과 비교를 수행하였다.
제안된 선제적 반출 기법은 사용되지 않으리라고 예측되는 특정 캐시라인이 “Dirty"상태에 있으면 캐시실패가 발생하지 않더라도 메인 메모리가 유휴 상태에 있을 경우, 선제적으로 해당 캐시라인을 반출 (Proactive eviction)하는 것이다.
시뮬레이션 대상 시스템의 자세한 구성은 표 1에 제시되어 있다. 표 2는 시뮬레이션에서 사용한 DRAM과 PCM의 성능/에너지 파라미터로서 기존의 논문들 [13-15]을 참조하여 도출하였으며, 성능/에너지 값 64바이트 데이터 즉 하나의 캐시라인을 읽거나 쓰는 것을 기준으로 계산 하였다.

대상 데이터

사용된 메모리 트레이스들은 PARSEC 벤치마크 [16]에 포함된 여러 개의 응용 프로그램을 이용하여 추출하였으며 벤치마크를 구성하고 있는 각 응용에 대한 특성들은 표 3에 정리되어 있다. 개별 응용에 대한 평가와 함께 좀 더 메모리 집중적인 응용을 구성하기 위해 각 응용의 특성에 따라 전체 응용들을 4개의 응용그룹으로 분류 하였다.

이론/모형

제안된 선반출 기반 캐시관리 기법을 평가하기 위해 자체적으로 제작한 트레이스 기반의 메모리 시뮬레이터 (In-house trace-driven memory simulator)를 사용하였다. 실험에서 사용된 메모리 트레이스는 Simics [12] 시스템 수준의 시뮬레이터 에서 실제 응용 프로그램을 수행하면서 추출하였다. 시뮬레이션 대상 시스템의 자세한 구성은 표 1에 제시되어 있다.
제안된 선반출 기반 캐시관리 기법을 평가하기 위해 자체적으로 제작한 트레이스 기반의 메모리 시뮬레이터 (In-house trace-driven memory simulator)를 사용하였다. 실험에서 사용된 메모리 트레이스는 Simics [12] 시스템 수준의 시뮬레이터 에서 실제 응용 프로그램을 수행하면서 추출하였다.

성능/효과

“LRU Cache”의 경우 실행시간은 최소 2%에서 최대 77%까지 향상을 보였으며, 제안된 선반출 기반 캐시관리정책까지 적용할 경우 최소 9% (facesim)에서 최대 84% (fluid)의 성능향상을 보였다.
본 평가는 개별 응용을 실행하는 방법이 아닌 표 3에서 표현한 그룹별로 실행하여 상대적으로 높은 메모리 접근 빈도를 갖는 상태에서 평가하였 다. 그림에서 보는 바와 같이 임계점에 따른 성능은 그룹 1, 3 및 4 응용들에서는 임계값과 상관없이 거의 일정하게 나타났으며, 그룹 2는 임계값을 높일 경우 최대 4.4%의 추가적인 성능 향상을 보였다. 이는 임계값의 경우 메모리 접근 빈도 뿐 아니라 연속된 메모리 접근의 분포 (Distribution), 동일한 캐시세트로의 접근 분포 여부 등 다양한 원인이 복합되어 나타난 결과로 분석 된다.
다만 제안된 기법을 “LRU Cache”와 비교해보면 에너지 소모는 조금 증가/감소하는 경향을 보인 것으로 볼 때 에너 지소모 측면에서는 선반출 동작이 에너지 소모를 크게 증가시키지 않는 것으로 분석할 수 있다.
이러한 점을 해결하기 위해 본 논문에서는 선반출에 기반한 캐시 관리기법을 제안하였다, 제안된 기법은 PCM을 메인 메모리로 사용할 경우 낮은 쓰기 성능으로 인해 캐시실패 시 발생할 수 있는 성능 지연을 백그라운드로 수행하게 함으로서 캐시실패에 따른 성능 지연을 효율적으로 감소할 수 있도록 하였다. 메모리 트레이스에 기반한 시뮬레이션 평가 결과 제안된 기법은 LRU를 사용하는 기존 캐시 기법보다 평균 24%의 성능향상을, 6%의 에너지 절감 효과를 보였다.
선반출이 완료된 이후 “Request E”가 발생했을 경우 LRU기반 기존 캐시기법과 동일하게 캐시실패가 발생하지만 제안된 방법에서는 시간이 많이 소요되는 캐시 라인 반출과정 없이 캐시라인 A의 위치에 새로운 캐시라인 E를 바로 적재할 수 있다.
그러나 상변화 메모리와 같은 일부 비휘발성 메모리들은 상대적으로 낮은 쓰기 성능으로 인해 그 활용이 제한되고 있다. 이러한 점을 해결하기 위해 본 논문에서는 선반출에 기반한 캐시 관리기법을 제안하였다, 제안된 기법은 PCM을 메인 메모리로 사용할 경우 낮은 쓰기 성능으로 인해 캐시실패 시 발생할 수 있는 성능 지연을 백그라운드로 수행하게 함으로서 캐시실패에 따른 성능 지연을 효율적으로 감소할 수 있도록 하였다. 메모리 트레이스에 기반한 시뮬레이션 평가 결과 제안된 기법은 LRU를 사용하는 기존 캐시 기법보다 평균 24%의 성능향상을, 6%의 에너지 절감 효과를 보였다.
제시된 선반출 기반의 캐시관리 정책의 효용성을 검증하기 위해 실제 응용에서 추출한 메모리 트레이스 (Trace)를 이용하여 시뮬레이션 평가를 실시한 결과 제안된 기법은 선반출을 포함하지 않은 캐시 관리기법보다 평균 24%의 성능 향상 및 6% 의 에너지 소모 절감을 보였다.
제안된 기법을 “LRU Cache”와 비교할 경우에도 평균 23.9%의 향상을 보였다.

질의응답

핵심어	질문	논문에서 추출한 답변
	PCM을 메인 메모리로 사용하는 시스템에서 PCM의 쓰기 동작은 주로 언제 발생하는가?	앞장에서 언급했듯, PCM을 사용하는 메모리 시스템에서 쓰기 동작이 발생할 경우 막대한 지연시간의 증가를 피할 수 없게 된다. PCM을 메인 메모리로 사용하는 시스템에서 PCM의 쓰기 동작은 일반적으로 상위차원의 캐시에서 캐시실패가 발생했을때 주로 발생한다. 캐시실패가 발생하면 캐시제어기는 해당 캐시세트 내에 새로운 데이터를 적재할 공간을 마련하기 위해 1) 캐시라인 중 하나를 교체 블록으로 선정, 2) 선정된 캐시라인의 갱신 (dirty) 비트가 1로 설정되었을 경우 해당 캐시라인의 내용을 메인 메모리 (여기서는 PCM)에 기록하는 반출 (Eviction 또는 Flush) 작업을 수행, 3) 반출이 완료되면 반출된 캐시라인의 위치에 새로운 캐시라인을 적재하는 동작을 한다.
	상변화 메모리란?	특히, 상변화 메모리 (PCM, Phase-Change Memory) 기술은 나노미터 반도체 공정기술 (Nano-meter Semiconductor Processing Technology)을 통한 성능 및 집적도 개선이 가능하므로 이에 관한 활발한 연구가 진행되어 오고 있다 [1]. 상변화 메모리는 물질의 상태 (State)에 따라 물질의 전기 전도도 차이가 존재하는 특성을 이용한 비휘발성 메모리로서, 기존 DRAM과 유사한 읽기성능을 보이면서 집적도가 높은 특성이 있지만 쓰기 성능은 수백 ns에서 수 us로 매우 낮다 [1]. 이에 PCM의 낮은 쓰기 성능을 극복하기 위해 반도체 소자 수준에서부터, 마이크로구조, 시스템 수준까지 다양한 연구들이 이루어져 왔다 [2,3].
	PCM/DRAM 병행구조의 단점은?	비휘발성 메모리를 메인 메모리로 활용하고자 하는 초기 연구들의 대부분은 쓰기 위주의 데이터는 DRAM에, 읽기 위주의 데이터는 PCM에 저장하는 PCM/DRAM 병행구조를 제시하였다 [4-7]. 이러한 방법은 PCM의 쓰기 횟수를 줄이는 데 많은 도움이 되지만, 이 방법을 구현하기 위해서는 컴파일러, 운영체제 또는 전용하드웨어를 통해 메모리 접근 통계를 유지/관찰해야 할 뿐 아니라, 일부 상황에서는 추가적인 DRAM과 PCM간의 데이터이동으로 인한 성능/내구성 저하의 부담이 뒤따른다.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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