[논문]주파수 변동시 불평형 전압에 강인한 DSC-PLL 설계 연구

이재도; 차한주

doi:10.5370/kiee.2018.67.11.1447

주파수 변동시 불평형 전압에 강인한 DSC-PLL 설계 연구
The Design of Robust DSC-PLL under Distorted Grid Voltage Contained Unbalance on Frequency Variation 원문보기

전기학회논문지 = The Transactions of the Korean Institute of Electrical Engineers, v.67 no.11, 2018년, pp.1447 - 1454

이재도 (Korea Institute of Nuclear Safety) , 차한주 (Dept. of Electrical Engineering Chungnam National University)

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In this paper, the design of robust DSC-PLL(Delayed Signal Cancellation Phase Locked Loop) is proposed for coping with frequency variation. This method shows significant performance for detection of fundamental positive sequence component voltage when the grid voltage is polluted by grid unbalance and frequency variation. The feedback frequency estimation of DSC-PLL is tracking the drift in the phase by unbalance and frequency variation. The robust DSC PLL is to present the analysis on method and performance under frequency variations. These compensation algorithms can correct for discrepancies of changing the frequency within maximum 193[ms] and improve traditional DSC-PLL. Linear interpolation method is adopted to reduce the discretized errors in the digital implementation of the PLL. For verification of robust characteristic, PLL methods are implemented on FPGA with a discrete fixed point based. The proposed method is validated by both Matlab/Simulink and experimental results based on FPGA(XC7Z030).

주제어

AI 본문요약
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문제 정의

본 논문은 평형 및 불평형 3상 전압조건에서 주파수 변동시 DSC-PLL의 위상추종능력을 확보하기 위해 추종주파수를 피드백 받아 지연시간을 조정하여 고조파를 제거함을 MATLAB/SIMULINK 시뮬레이션과 FPGA에 기반한 실험을 통해 검증하였다. 필연적으로 발생할 수 있는 DSC-PLL 기법의 지연시간 오차와 디지털 이산화 과정에 생길 수 있는 오차는 선형보간법(Linear Interpolation method)을 이용하여 최소화하였다.

제안 방법

[11-12] 선형보간법은 다른 방법에 비해 상대적 오차가 현저히 작은 장점이 있으나 다소 구현이 복잡하고 계산적 부담이 많다. 이런 단점을 극복하기 위해서 Matlab/Simulink로 이용하고 FPGA에 구현하여 구현 복잡성과 계산 부담을 최소화하였다.
[13] 이 과정으로부터 알고리즘 생성과 오류검출 및 검증에 소요되는 시간을 절감할 수 있고, 높은 품질의 알고리즘 설계가 가능하다. 일반적으로 FPGA를 구현하기 위한 설계방식은 여러 가지 방식이 있으나, 본 논문에서는 하드웨어의 동작기능을 기술하는 언어인 HDL(Hardware Description Language)을 프로그램 하여 원하는 기능을 구현하는 방식을 진행하였다.

데이터처리

평형 및 불평형 3상 전압조건에서 DSC-PLL의 위상추종능력을 MATLAB/SIMULINK를 이용한 시뮬레이션으로 확인하였고, 검증하기 위해 FPGA(XC7Z030FBG676)에 구현하여 실험을 진행하였다. FPGA를 이용한 실험에서 입력전압은 계통전압 선간220[V]로부터 AC 전원장치 발생가능한 Chroma 61703 장비를 사용하였다.

이론/모형

본 논문은 평형 및 불평형 3상 전압조건에서 주파수 변동시 DSC-PLL의 위상추종능력을 확보하기 위해 추종주파수를 피드백 받아 지연시간을 조정하여 고조파를 제거함을 MATLAB/SIMULINK 시뮬레이션과 FPGA에 기반한 실험을 통해 검증하였다. 필연적으로 발생할 수 있는 DSC-PLL 기법의 지연시간 오차와 디지털 이산화 과정에 생길 수 있는 오차는 선형보간법(Linear Interpolation method)을 이용하여 최소화하였다. 주파수 변동크기는 EN50160에서 요구하는 주파수 범위(50[Hz]에서 47.

성능/효과

5[Hz]까지)로 설정하였으며 DSC-PLL이 입력 고조파를 제거하고 193[ms]이내에 과도상태구간에서 동기좌표계에서 발생한 정상상태 오차를 제거하였다. 주파수 피드백으로 구성된 DSCPLL은 불평형조건에서 정상상태 정상분 기본파와 위상을 빠르고 정확하게 추종하는 것을 확인하였다.

참고문헌 (13)

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상세보기
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상세보기
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상세보기
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상세보기
Y.F. Wang and Y. W. Li, "Analysis and Digital Implementation of Cascaded Delayed-Signal-Cancellation PLL", IEEE Trans. Power Electron, vol. 26, pp. 1067-1080, April 2011.

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Qicheng Huang and Kaushik Rajashekara "An Improved Delayed Signal Cancellation PLL for Fast Grid Synchronization under Distorted and Unbalanced Grid Condition", IEEE Trans. on Industry Applications, vol. 53, pp. 4985-4997, October 2017.

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