[논문]USB Type-C 응용을 위한 Embedded Flash IP 설계

김영희; 이다솔; 김홍주; 이도규; 하판봉

doi:10.17661/jkiiect.2019.12.3.312

USB Type-C 응용을 위한 Embedded Flash IP 설계
Design of an Embedded Flash IP for USB Type-C Applications 원문보기

한국정보전자통신기술학회논문지 = Journal of Korea institute of information, electronics, and communication technology, v.12 no.3, 2019년, pp.312 - 320

김영희 (Department of Electronic Engineering, Changwon National University) , 이다솔 (Department of Electronic Engineering, Changwon National University) , 김홍주 (Department of Electronic Engineering, Changwon National University) , 이도규 (Department of Electronic Engineering, Changwon National University) , 하판봉 (Department of Electronic Engineering, Changwon National University)

초록
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본 논문에서는 110nm eFlash 셀을 사용한 512Kb eFlash IP를 설계하였다. eFlash 셀의 프로그램, 지우기와 읽기 동작을 만족시키는 row 구동회로(CG/SL 구동회로), write BL 구동회로( write BL 스위치 회로와 PBL 스위치 선택 회로), read BL 스위치 회로와 read BL S/A 회로와 같은 eFlash 코어회로(Core circuit)를 제안하였다. 그리고 프로그램 모드에서 9.5V와 erase 모드에서 11.5V의 VPP(Boosted Voltage) 전압을 공급하는 VPP 전압 발생기회로는 기존의 단위 전하펌프 회로로 cross-coupled NMOS 트랜지스터를 사용하는 대신 body 전압을 ground에 연결된 12V NMOS 소자인 NMOS 프리차징 트랜지스터의 게이트 노드 전압을 부스팅하는 회로를 새롭게 제안하여 VPP 단위 전하펌프의 프리차징 노드를 정상적으로 VIN(Input Voltage) 전압으로 프리차징 시켜서 VPP 전하펌프 회로의 펌핑 전류를 증가시켰다. 펌핑 커패시터로는 PMOS 펌핑 커패시터에 비해 펌핑전류가 크고 레이아웃 면적이 작은 12V native NMOS 펌핑 커패시터를 사용하였다. 한편 110nm eFlash 공정을 기반으로 설계된 512Kb eFlash 메모리 IP의 레이아웃 면적은 $933.22{\mu}m{\times}925{\mu}m(=0.8632mm^2)$이다.

Abstract ▼ AI-Helper

In this paper, we design a 512Kb eFlash IP using 110nm eFlash cells. We proposed eFlash core circuit such as row driver circuit (CG/SL driver circuit), write BL driver circuit (write BL switch circuit and PBL switch select circuit), read BL switch circuit, and read BL S/A circuit which satisfy eFlash cell program, erase and read operation. In addition, instead of using a cross-coupled NMOS transistor as a conventional unit charge pump circuit, we propose a circuit boosting the gate of the 12V NMOS precharging transistor whose body is GND, so that the precharging node of the VPP unit charge pump is normally precharged to the voltage of VIN and thus the pumping current is increased in the VPP (boosted voltage) voltage generator circuit supplying the VPP voltage of 9.5V in the program mode and that of 11.5V in the erase mode. A 12V native NMOS pumping capacitor with a bigger pumping current and a smaller layout area than a PMOS pumping capacitor was used as the pumping capacitor. On the other hand, the layout area of the 512Kb eFlash memory IP designed based on the 110nm eFlash process is $933.22{\mu}m{\times}925{\mu}m(=0.8632mm^2)$.

주제어

표/그림 (12)

그림 그림 1. 1세대 SuperFlash 셀의 공정단면도. Fig. 1. Process cross-section of a 1st generation SuperFlash cell.
표 표 1. 설계된 512Kb eFlash IP의 주요 특징. Table 1. Major specifications of the designed 512Kb eFlash IP.
그림 그림 2. Row 구동회로. Fig. 2. Row driver circuit.
표 표 2. 동작모드에 따른 HV 스위칭 파워의 출력전압. Table 2. Output Voltage of HV switching powers according to operating modes.
그림 그림 3. Write 모드시 BL 구동회로 (a) WBL 스위치 회로 (b) PBL 스위치 선택회로. Fig. 3. BL drive circuit in write mode: (a) WBL switching circuit and (b) PBL switch select circuit.
그림 그림 4. Read BL 스위치 회로. Fig. 4. Read BL switch circuit.
그림 그림 5. 설계된 current S/A 회로[6]. Fig. 5. The designed current S/A circuit[6].
그림 그림 6. 기존의 VPP 단위 전하펌프 회로 (a) cross-coupled NMOS 프리차징 방식[17]. (b) boosted gate 전압을 이용한 NMOS 프리차징 방식[18]. Fig. 6. The conventional VPP unit charge pump circuit: (a) cross-coupled NMOS precharging method[17] and (b) NMOS precharging method using boosted gate voltage[18].
그림 그림 7. 새롭게 제안된 VPP 단위 전하펌프 회로. Fig. 7. Newly proposed VPP unit charge pump circuit.
그림 그림 8. 설계된 512Kb eFlash 메모리 IP의 레이아웃 이미지. Fig. 8. Layout image of the designed 512Kb eFlash memory IP.
그림 그림 9. 셀 어레이 관련 선택된 신호와 선택되지 않은 신호의 출력파형 (a) 프로그램 모드 (b) 지우기 모드. Fig. 9. Output waveforms of selected and unselected signals related to the cell array: (a) program mode and (b) erase mode.
표 표 3. VPP 단위 전하펌프 회로에 따른 펌핑 전류 모의실험 결과. Table 3. Simulation results of pumping currents according to VPP unit charge pump circuit.

AI 본문요약
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문제 정의

본 논문에서는 USB type-C 응용을 위한 110nm eFlash (embedded Flash) 셀을 사용한 512Kb eFlash IP를 설계하였다. Hot carrier injection 방식의 프로그램, FN 터널링(tunneling) 방식의 지우기 동작을 만족시키는 eFlash 코어회로를 제안하였다.

제안 방법

본 논문에서는 USB type-C 응용을 위한 110nm eFlash (embedded Flash) 셀을 사용한 512Kb eFlash IP를 설계하였다. Hot carrier injection 방식의 프로그램, FN 터널링(tunneling) 방식의 지우기 동작을 만족시키는 eFlash 코어회로를 제안하였다. 제안된 eFlash 코어회로는 row 구동회로, write BL(Bit-Line) 구동회로와 read BL S/A(Sense Amplifier) 회로이다.
제안된 eFlash 코어회로는 row 구동회로, write BL(Bit-Line) 구동회로와 read BL S/A(Sense Amplifier) 회로이다. VPP 전하펌프 회로의 펌핑 전류는 떨어지는 문제를 해결하기 위해 본 논문에서는 cross-coupled NMOS 프리차징 회로를 사용하는 대신 body가 GND인 12V NMOS 프리차징 트랜지스터의 게이트를 부스팅하는 회로를 제안하여 VPP 단위 전하펌프의 프리차징 노드를 정상적으로 VIN전압으로 프리차징 시켜서 펌핑 전류를 증가시켰다. 한편 110nm eFlash 공정을 기반으로 설계된 512Kb eFlash 메모리 IP의 레이아웃 면적은 933.
그래서 본 논문에서는 eFlash 공정기반에서 12V의 NMOS 프리차징 트랜지스터와 12V PMOS cross-coupled 전하전달 스위치를 사용하면서 PMOS 펌핑 커패시터를 사용하는 그림 7의 VPP 단위 전하 펌프회로를 제안하였다. eFlash 공정에서는 그림 9(b)의 MN11과 MN12와 같은 isolated NMOS 트랜지스터가 지원되지 않으므로 그림 7의 MN21과 MN22와 같은 body가 GND인 12V NMOS 트랜지스터를 사용하였다.
eFlash 공정에서는 그림 9(b)의 MN11과 MN12와 같은 isolated NMOS 트랜지스터가 지원되지 않으므로 그림 7의 MN21과 MN22와 같은 body가 GND인 12V NMOS 트랜지스터를 사용하였다. 그리고 MP21과 MP22와 같은 12V PMOS 트랜지스터의 body는 그림 7의 body potential biasing 회로(MP23, MP24, MP25와 MP26)를 사용하여 N21과 VOUT 전압 중 높은 전압을 MP21의 body에 연결해주고, N22와 VOUT 전압중 높은 전압을 MP22의 body에 연결해주었다. BPBC (Body Potential Biasing Circuit)을 사용하지 않고 MP21과 MP22의 body를 VOUT 노드에 연결할 수도 있다.
프로그램과 지우기 동작을 만족시키는 row 구동회로, write BL 구동회로와 read BL S/A 회로와 같은 eFlash 코어회로를 제안하였다. 그리고 VPP 전압을 공급하는 기존의 단위 전하펌프 회로에서 전하펌핑 시 부스팅 노드 전압이 cross-coupled PMOS 트랜지스터를 통해 전하전달이 되면서 전압이 떨어지고, 2개 펌핑노드의 전압이 crossing될 때 backward 전류가 흐르면서 body effect에 의해 높은 문턱전압을 갖는 cross-coupled NMOS 트랜지스터에 의해 프리차징 노드를 정상적으로 VIN 전압으로 프리차징 시키지 못해서 펌핑 전류가 떨어지는 문제가 있는 반면, 본 논문에서는 cross-coupled NMOS 프리차징 회로를 사용하는 대신 body가 GND인 12V NMOS 프리차징 트랜지스터의 게이트를 부스팅하는 회로를 제안하여 VPP단위 전하펌프의 프리차징 노드를 정상적으로 VIN 전압으로 프리차징 시켜서 펌핑 전류를 증가시켰다. 펌핑 커패시터로는 펌핑전류도 크고 레이아웃 면적도 작은 12V native NMOS 펌핑 커패시터를 사용하였다.
표 3에서 기존 단위 전하펌프 회로는 그림 6(a)이고, 새롭게 제안된 단위 전하펌프 회로는 그림 7의 회로를 사용하였다. 펌핑 커패시터는 accumulation 영역에서 동작하는 12V PMOS 펌핑 커패시터, inversion 영역에서 동작하는 12V normal NMOS와 12V native NMOS 커패시터 3가지를 사용하여 모의실험 결과를 비교하였다. 비교 결과 펌핑전류는 제안된 단위 전하펌프 회로에 native NMOS 펌핑 커패시터를 사용하는 경우 레이아웃 면적도 작고 펌핑전류도 크므로 12V native NMOS 펌핑 커패시터를 사용한 제안된 VPP 단위 전하펌프 회로를 사용하였다.
VPP 단위 전하펌프 회로의 펌핑 커패시터는 PMOS 트랜지스터, NMOS 트랜지스터와 native NMOS 트랜지스터를 사용할 수 있다. 펌핑전류와 레이아웃 면적을 검토하였을 때 native NMOS 펌핑 커패시터는 PMOS 펌핑 커패시터에 비해 펌핑전류도 크고 레이아웃 면적이 작아서 본 논문에서는 12V native NMOS 펌핑 커패시터를 사용하였다. 한편 본 논문에서의 VPP 전하펌프 회로는 그림 7의 단위 전하펌프 회로를 7단 cascade로 연결하여 사용하고 있다.
본 논문에서는 USB type-C 응용을 위한 110nm eFlash 셀을 사용한 512Kb eFlash IP를 설계하였다. 프로그램과 지우기 동작을 만족시키는 row 구동회로, write BL 구동회로와 read BL S/A 회로와 같은 eFlash 코어회로를 제안하였다. 그리고 VPP 전압을 공급하는 기존의 단위 전하펌프 회로에서 전하펌핑 시 부스팅 노드 전압이 cross-coupled PMOS 트랜지스터를 통해 전하전달이 되면서 전압이 떨어지고, 2개 펌핑노드의 전압이 crossing될 때 backward 전류가 흐르면서 body effect에 의해 높은 문턱전압을 갖는 cross-coupled NMOS 트랜지스터에 의해 프리차징 노드를 정상적으로 VIN 전압으로 프리차징 시키지 못해서 펌핑 전류가 떨어지는 문제가 있는 반면, 본 논문에서는 cross-coupled NMOS 프리차징 회로를 사용하는 대신 body가 GND인 12V NMOS 프리차징 트랜지스터의 게이트를 부스팅하는 회로를 제안하여 VPP단위 전하펌프의 프리차징 노드를 정상적으로 VIN 전압으로 프리차징 시켜서 펌핑 전류를 증가시켰다.

대상 데이터

그림 1. 1세대 SuperFlash 셀의 공정단면도.
그래서 본 논문에서는 eFlash 공정기반에서 12V의 NMOS 프리차징 트랜지스터와 12V PMOS cross-coupled 전하전달 스위치를 사용하면서 PMOS 펌핑 커패시터를 사용하는 그림 7의 VPP 단위 전하 펌프회로를 제안하였다. eFlash 공정에서는 그림 9(b)의 MN11과 MN12와 같은 isolated NMOS 트랜지스터가 지원되지 않으므로 그림 7의 MN21과 MN22와 같은 body가 GND인 12V NMOS 트랜지스터를 사용하였다. 그리고 MP21과 MP22와 같은 12V PMOS 트랜지스터의 body는 그림 7의 body potential biasing 회로(MP23, MP24, MP25와 MP26)를 사용하여 N21과 VOUT 전압 중 높은 전압을 MP21의 body에 연결해주고, N22와 VOUT 전압중 높은 전압을 MP22의 body에 연결해주었다.
본 논문에서는 USB type-C 응용을 위한 110nm eFlash 셀을 사용한 512Kb eFlash IP를 설계하였다. 프로그램과 지우기 동작을 만족시키는 row 구동회로, write BL 구동회로와 read BL S/A 회로와 같은 eFlash 코어회로를 제안하였다.
본 논문에서는 그림 1의 1세대 SuperFlash 셀을 사용한 110nm eFlash 공정기반 512Kb eFlash IP를 설계하였다. eFlash 셀의 동작 모드별 선택된 셀 바이어스 조건은 다음과 같다.
펌핑 커패시터는 accumulation 영역에서 동작하는 12V PMOS 펌핑 커패시터, inversion 영역에서 동작하는 12V normal NMOS와 12V native NMOS 커패시터 3가지를 사용하여 모의실험 결과를 비교하였다. 비교 결과 펌핑전류는 제안된 단위 전하펌프 회로에 native NMOS 펌핑 커패시터를 사용하는 경우 레이아웃 면적도 작고 펌핑전류도 크므로 12V native NMOS 펌핑 커패시터를 사용한 제안된 VPP 단위 전하펌프 회로를 사용하였다.
사용되는 전압은 VCC와 VDD의 dual power를 사용하고 있고 VCC 전압은 2.5V~5.5V의 넓은 동작 전압 범위를 가지며, VDD 전압은 1.5V 로직소자에 사용하는 전압으로 1.5V±10%이다.
Hot carrier injection 방식의 프로그램, FN 터널링(tunneling) 방식의 지우기 동작을 만족시키는 eFlash 코어회로를 제안하였다. 제안된 eFlash 코어회로는 row 구동회로, write BL(Bit-Line) 구동회로와 read BL S/A(Sense Amplifier) 회로이다. VPP 전하펌프 회로의 펌핑 전류는 떨어지는 문제를 해결하기 위해 본 논문에서는 cross-coupled NMOS 프리차징 회로를 사용하는 대신 body가 GND인 12V NMOS 프리차징 트랜지스터의 게이트를 부스팅하는 회로를 제안하여 VPP 단위 전하펌프의 프리차징 노드를 정상적으로 VIN전압으로 프리차징 시켜서 펌핑 전류를 증가시켰다.
그리고 VPP 전압을 공급하는 기존의 단위 전하펌프 회로에서 전하펌핑 시 부스팅 노드 전압이 cross-coupled PMOS 트랜지스터를 통해 전하전달이 되면서 전압이 떨어지고, 2개 펌핑노드의 전압이 crossing될 때 backward 전류가 흐르면서 body effect에 의해 높은 문턱전압을 갖는 cross-coupled NMOS 트랜지스터에 의해 프리차징 노드를 정상적으로 VIN 전압으로 프리차징 시키지 못해서 펌핑 전류가 떨어지는 문제가 있는 반면, 본 논문에서는 cross-coupled NMOS 프리차징 회로를 사용하는 대신 body가 GND인 12V NMOS 프리차징 트랜지스터의 게이트를 부스팅하는 회로를 제안하여 VPP단위 전하펌프의 프리차징 노드를 정상적으로 VIN 전압으로 프리차징 시켜서 펌핑 전류를 증가시켰다. 펌핑 커패시터로는 펌핑전류도 크고 레이아웃 면적도 작은 12V native NMOS 펌핑 커패시터를 사용하였다. 한편 110nm eFlash 공정을 기반으로 설계된 512Kb eFlash 메모리 IP의 레이아웃 면적은 933.

성능/효과

5V인 경우에 12V HV (High Voltage) NMOS 트랜지스터의 body 전압이 GND에 연결되어 있으므로 body effect에 의해 문턱전압은 2V 정도까지 높아져 N0 노드 전압을 충분히 VIN으로 프리차징하지 못하는 문제와 N0와 N1 전압이 crossing하면서 MN1 트랜지스터는 OFF되어 있어야하나 backward 전류가 VIN노드로 흘러서 펌핑전류가 떨어지는 문제점이 있다. 그림 6(b)의 boosted gate 전압을 이용한 NMOS 프리차징 방식의 VPP 전하펌프 회로는 DRAM에서 MN11과 MN12와 같은 isolated NMOS 트랜지스터를 사용하므로 body effect를 제거할 수 있고 CLK10, CLK11, CLK12와 CLK13는 non-overlap clock 신호이므로 NMOS 프리차징 트랜지스터 (MN11, MN12)를 통한 backward 전류 loss가 없다[18]. 2개의 프리차지 회로 (MN19, MN20, MP17, MP18, MP19, MP20)는 stand-by 모드시 MN11, MN12의 게이트 노드 전압을 VCC 전압으로 프리차지 시키기 위해 추가되었으며, 이로 인해 전하펌핑 후 stand-by 모드 진입 시 부스팅된 전압을 VCC로 프리차징 시켜준다[18].
=125℃, slow model parameter의 simulation 조건에서 프로그램 모드에서의 셀 어레이 관련 선택된 신호와 선택되지 않은 신호의 출력파의 모의실험 결과를 보여주고 있다. 프로그램 모드에서 선택된 CG와 선택되지 않은 CG 전압은 각각 1.5V와 0V인 것을 보여주고 있으며, 선택된 SL과 선택되지 않은 SL 전압은 각각 9.5V와 0.8V인 것을 보여주고 있으며, 선택된 BL과 선택되지 않은 BL 전압은 각각 0.8V와 3.3V인 것을 보여주고 있다. 한편 지우기 모드에서 선택된 CG와 선택되지 않은 CG 전압은 각각 11.

질의응답

핵심어	질문	논문에서 추출한 답변
	VPP 전하펌프 회로의 펌핑 전류가 떨어지는 문제를 해결하기 위해 제안된 방법은?	제안된 eFlash 코어회로는 row 구동회로, write BL(Bit-Line) 구동회로와 read BL S/A(Sense Amplifier) 회로이다. VPP 전하펌프 회로의 펌핑 전류는 떨어지는 문제를 해결하기 위해 본 논문에서는 cross-coupled NMOS 프리차징 회로를 사용하는 대신 body가 GND인 12V NMOS 프리차징 트랜지스터의 게이트를 부스팅하는 회로를 제안하여 VPP 단위 전하펌프의 프리차징 노드를 정상적으로 VIN전압으로 프리차징 시켜서 펌핑 전류를 증가시켰다. 한편 110nm eFlash 공정을 기반으로 설계된 512Kb eFlash 메모리 IP의 레이아웃 면적은 933.
	본 연구에서 512Kb eFlash IP를 설계하며 제안한 회로는?	본 논문에서는 USB type-C 응용을 위한 110nm eFlash 셀을 사용한 512Kb eFlash IP를 설계하였다. 프로그램과 지우기 동작을 만족시키는 row 구동회로, write BL 구동회로와 read BL S/A 회로와 같은 eFlash 코어회로를 제안하였다. 그리고 VPP 전압을 공급하는 기존의 단위 전하펌프 회로에서 전하펌핑 시 부스팅 노드 전압이 cross-coupled PMOS 트랜지스터를 통해 전하전달이 되면서 전압이 떨어지고, 2개 펌핑노드의 전압이 crossing될 때 backward 전류가 흐르면서 body effect에 의해 높은 문턱전압을 갖는 cross-coupled NMOS 트랜지스터에 의해 프리차징 노드를 정상적으로 VIN 전압으로 프리차징 시키지 못해서 펌핑 전류가 떨어지는 문제가 있는 반면, 본 논문에서는 cross-coupled NMOS 프리차징 회로를 사용하는 대신 body가 GND인 12V NMOS 프리차징 트랜지스터의 게이트를 부스팅하는 회로를 제안하여 VPP단위 전하펌프의 프리차징 노드를 정상적으로 VIN 전압으로 프리차징 시켜서 펌핑 전류를 증가시켰다.
	내장형 메모리 IP의 특징은?	임베디드 시스템 설계는 내장형 메모리 IP(Intellectual Property) 발전, 저전력 설계기술, 칩 스택(chip stack)과 같은 3D 집적(integration) 등과 같은 가능하게 하는 많은 요소를 가지고 있다[1]. 이들 요소 중 내장형 메모리 IP는 시스템 비용, 성능과 파워 측면에서 가장 중요한 기본 기술이며, 시장에서 SRAM IP와 eFlash (embedded Flash) 메모리 IP가 우위를 차지하고 있다[1].

참고문헌 (18)

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Y. Tkachev et al., "Floating-Gate Corner-Enhanced Poly-to-Poly Tunneling in Split-Gate Flash Memory Cells," IEEE Trans. on Electron Devices, vol. 59, no. 1, pp. 5-11, Jan. 2012.

상세보기
Shang-De Ted Chang, "PMOS Memory Cell with Hot Electron Injection Programming and Tunnelling Erasing," US Patent 5,687,118, Nov. 11, 1997.
M. V. Duuren et al., " Performance and Reliability of 2-Transistor FN/FN Flash Arrays with Hafnium Based High-K Inter-Poly Dielectrics for Embedded NVM", IEEE NVSMW, pp. 48-49, 2006.
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Danny Pak-Chum Shum, "Two Transistor Flash Memory Cell", US Patent 6,307,781, Oct. 23, 2001.
H. Y. Tsao et al., "Two Transistor Flash Memory Cell For Use in EEPROM Arrays with a Programmable Logic Device", US Patent 6,757,196, June 29, 2004.
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T. H. Kim et al., "VPP Generator Design for Low-Voltage DRAM," Proceedings of the Korean Conference on Semiconductors , pp. 547-548, Feb. 2008.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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