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가스 및 압력조건에 따른 Annealing이 Tunneling FET의 전기적 특성에 미치는 영향
Effects of Annealing Gas and Pressure Conditions on the Electrical Characteristics of Tunneling FET 원문보기

전기전자학회논문지 = Journal of IKEEE, v.23 no.2, 2019년, pp.704 - 709  

송현동 (Dept. of Electronics Engineering, Chungnam National University) ,  송형섭 (Dept. of Electronics Engineering, Chungnam National University) ,  에디 선일 바부 (Dept. of Electronics Engineering, Chungnam National University) ,  최현웅 (Dept. of Electronics Engineering, Chungnam National University) ,  이희덕 (Dept. of Electronics Engineering, Chungnam National University)

초록
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본 논문에서는 다양한 열처리(annealing) 조건에서 tunneling field effect transistor(TFET)의 전기적 특성을 연구 하였다. TFET 샘플은 수소 혼합 가스(4 %) 및 중수소($D_2$) 혼합 가스 (4 %)를 사용하여 열처리를 진행하였으며 측정은 노이즈 차폐실에서 진행되었다. 실험 결과, 열처리 전과 비교하여 열처리 공정 후에 subthreshold slope(SS)이 33 mV / dec만큼 감소함을 확인할 수 있었다. 그리고 측정 온도 범위에서 온도가 증가할수록 $V_G=3V$ 조건에서 10 기압의 중수소 혼합 가스에 대해 평균 31.2 %의 노이즈가 개선됨을 확인할 수 있었다. $D_2$ 혼합 가스로 메탈 증착 후 열처리 공정(post metal annealing)을 실시한 결과, $I_D=100nA$ 조건에서 평균 30.7 %의 노이즈가 감소되었음을 확인할 수 있다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this paper, the electrical characteristics of tunneling field effect transistor(TFET) was studied for different annealing conditions. The TFET samples annealed using hydrogen forming gas(4 %) and Deuterium($D_2$) forming gas(4 %). All the measurements were conducted in noise shielded e...

주제어

#Low frequency noise   #Subthreshold slope   #FD-SOI TFET   #Post metal annealing   #   #Trap  

표/그림 (10)

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 이 논문에서는 post metal annealing에서 가스의 종류와 압력 조건이 TFET의 전기적 특성과 노이즈에 미치는 영향을 분석하였다. 기존의 MOSFET 에서의 post metal annealing을 했을 경우의 경향 성과 같이 TFET에서도 post metal annealing을 진행할 경우 SS는 평균적으로 33 mV/dec 개선되었다.

가설 설정

  • 다음으로 그림 4에서 노이즈가 개선된 것이 확인 된 샘플 3과 4에 전류를 고정하여 노이즈의 개선을 확인하기 위해 ID = 100 nA에서 측정한 LFN를 그림 5에 나타내었다. 해당 실험 조건으로 전류를 고정한 이유는 post metal annealing 전과 후의 TFET에 같은 전류가 흐르게 되면 소스-채널 정합 사이의 거리가 비슷하다고 가정할 수 있고, 이 경우 터널링으로 인하여 발생하는 노이즈가 비슷한 수준이라고 할 수 있기 때문이다.
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질의응답

핵심어 질문 논문에서 추출한 답변
MOSFET를 대체하는 소자는? 하지만 기존의 MOSFET은 60 mV/dec 이상 의 임계전압 이하에서의 기울기(subthreshold slope, SS)라는 성능상 한계점과 [1] 집적화가 진행되면서 발생하는 단채널 효과(short channel effect), 자기 발열(self heating), 기판 바이어스 효과(body effect)같은 다양한 문제들이 [2] 발생하면서 이를 해결하기 위한 새로운 대안이 요구되었다. 그 결과 게이트 올 어라운드(gate all around：GAA) 구조, 핀 소자(fin field effect transistor：finFET), 터널링 소자(tunneling field effect transisor：TFET), 스핀 소자 (spin field effect transistor：spinFET) 등이 주목을 받았 다.[3-6] 그중에서도 TFET은 이론상 60 mV/dec 이하의 우수한 SS 특성을 가질 수 있고 극도로 낮은 off 상태에서 누설전류 그리고 기존 CMOS 공정과 호환성이 있으며, 기존의 MOSFET에서 집적 화로 인해 발생했던 단채널 효과 문제를 해결할 수 있다는 점에서[5] 주목을 받았다.
실험에 사용된 FD-SOI 기판은? 본 실험에서 사용된 TFET은 FD-SOI 기판 위에서 제작되었다. FD-SOI 기판은 상단 실리콘 두께가 35nm이며 순수(intrinsic)에 가까운 p형 기판이 다. 게이트 절연체는 3 nm 두께의 SiO2로 형성되었 으며 게이트는 폴리실리콘(poly-silicon) 200 nm로 구성하였다.
MOSFET의 한계점은? 그리고 기술의 발전에 힘입어 MOSFET 역시 지속적인 집적화와 성능 향상을 거듭했다. 하지만 기존의 MOSFET은 60 mV/dec 이상 의 임계전압 이하에서의 기울기(subthreshold slope, SS)라는 성능상 한계점과 [1] 집적화가 진행되면서 발생하는 단채널 효과(short channel effect), 자기 발열(self heating), 기판 바이어스 효과(body effect)같은 다양한 문제들이 [2] 발생하면서 이를 해결하기 위한 새로운 대안이 요구되었다. 그 결과 게이트 올 어라운드(gate all around：GAA) 구조, 핀 소자(fin field effect transistor：finFET), 터널링 소자(tunneling field effect transisor：TFET), 스핀 소자 (spin field effect transistor：spinFET) 등이 주목을 받았 다.
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참고문헌 (9)

  1. K. P. Cheung. "On the 60 mV/dec@ 300 K limit for MOSFET subthreshold swing," Proceedings of 2010 International Symposium on VLSI Technology, System and Application. pp.72-73, 2010. DOI: 10.1109/VTSA.2010.5488941 

  2. D. J. Frank, R. H. Dennard, E. Nowak, P. M. Solomon, Y. Taur, & H. S. P. Wong, "Device scaling limits of Si MOSFETs and their application dependencies," Proceedings of the IEEE, vol.89, no.3, pp.259-288, 2001. DOI: 10.1109/5.915374 

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  3. D. Jimenez, J. J. Saenz, B. Iniguez, J. Sune, L. F. Marsal, & J. Pallares, "Modeling of nanoscale gate-all-around MOSFETs," IEEE Electron device letters, vol.25, no.5, pp.314-316, 2004. DOI: 10.1109/LED.2004.826526 

    상세보기 crossref

  4. B. Yu, L. Chang, S. Ahmed, H. Wang, S. Bell, C. Y. Yang, & J. Bokor, "FinFET scaling to 10 nm gate length," In Digest. International Electron Devices Meeting, pp.251-254. 2002. DOI: 10.1109/IEDM.2002.1175825 

  5. S. M. Turkane, & A. K. Kureshi, "Review of tunnel field effect transistor (TFET)," International Journal of Applied Engineering Research, vol.11, no.7, pp.4922-4929, 2016. 

  6. P. Chuang, S. C. Ho, L. W. Smith, F. Sfigakis, M. Pepper, C. H. Chen & G. A. C. Jones, "All-electric all-semiconductor spin field-effect transistors," Nature nanotechnology, vol.10, no.1, pp.35, 2015. 

    상세보기 crossref

  7. Q. Huang, R. Huang, C. Chen, C. Wu, J. Wang, C. Wang & Y. Wang, "Deep insights into low frequency noise behavior of tunnel FETs with source junction engineering," In 2014 Symposium on VLSI Technology (VLSI-Technology): Digest of Technical Papers pp.1-2, 2014. DOI: 10.1109/VLSIT.2014.6894371 

    crossref

  8. R. Choi, K. Onishi, C. S. Kang, H. J. Cho, Y. H. Kim, S, Krishnan & J. C. Lee, "Effects of deuterium anneal on MOSFETs with HfO 2 gate dielectrics," IEEE Electron Device Letters, vol.24, no.3, pp.144-146, 2003. DOI: 10.1109/LED.2003.809531 

    상세보기 crossref

  9. Y. Qiu, R. Wang, Q. Huang & R. Huang, "A comparative study on the impacts of interface traps on tunneling FET and MOSFET," IEEE Transactions on Electron Devices, vol.61, no.5, pp.1284-1291, 2014. DOI: 10.1109/TED.2014.2312330 

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