[논문]효율 개선을 위해 캐스코드 구동 증폭단을 활용한 바이패스 구조의 2.4-GHz CMOS 전력 증폭기

장요셉; 유진호; 이미림; 박창근

doi:10.6109/jkiice.2019.23.8.966

효율 개선을 위해 캐스코드 구동 증폭단을 활용한 바이패스 구조의 2.4-GHz CMOS 전력 증폭기
A 2.4-GHz CMOS Power Amplifier with a Bypass Structure Using Cascode Driver Stage to Improve Efficiency 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.23 no.8, 2019년, pp.966 - 974

장요셉 (School of Electronic Engineering, Soongsil University) , 유진호 (School of Electronic Engineering, Soongsil University) , 이미림 (School of Electronic Engineering, Soongsil University) , 박창근 (School of Electronic Engineering, Soongsil University)

초록
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본 연구에서는 저전력 영역에서의 효율을 개선하기 위해 바이패스 구조를 갖춘 2.4GHz CMOS 전력 증폭기를 제안한다. 바이패스 구조를 설계하기 위해, 구동 증폭단의 공통 게이트 트랜지스터를 두 개로 분할하였다. 공통 게이트 트랜지스터 중 하나는 고출력 전력 모드를 위한 전력단을 구동하도록 설계된다. 다른 공통 게이트 트랜지스터는 저출력 전력 모드를 위해 전력단을 바이 패스하도록 설계하였다. 측정 된 최대 출력은 20.35 dBm이며 효율은 12.10 %이다. 11.52 dBm의 측정 된 출력에서 효율은 전력증폭단을 바이 패스함으로써 1.90 %에서 7.00 %로 향상됨을 확인하였다. 측정 결과를 바탕으로 제안 된 바이 패스 구조의 타당성을 성공적으로 검증 하였다.

Abstract ▼ AI-Helper

In this study, we propose a CMOS power amplifier (PA) using a bypass technique to enhance the efficiency in the low-power region. For the bypass structure, the common-gate (CG) transistor of the cascode structure of the driver stage is divided in two parallel branches. One of the CG transistors is designed to drive the power stage for high-power mode. The other CG transistor is designed to bypass the power stage for low-power mode. Owing to a turning-off of the power stage, the power consumption is decreased in low-power mode. The measured maximum output power is 20.35 dBm with a power added efficiency of 12.10%. At a measured output power of 11.52 dBm, the PAE is improved from 1.90% to 7.00% by bypassing the power stage. Based on the measurement results, we verified the functionality of the proposed bypass structure.

주제어

표/그림 (11)

그림 Fig. 1 Conceptual block diagram of a dual-mode PA: (a) split power stage and (b) bypass structures.
그림 Fig. 2 Conceptual schematic of proposed PA with bypass structure.
그림 Fig. 3 Simple schematic of dual-mode CMOS PA using proposed bypass structure.
그림 Fig. 4 Simulated load impedances of ZL,High and ZL,Low.
그림 Fig. 5 Simulation results: gain and PAE according to the output power with 2.4-GHz CW input.
그림 Fig. 6 Photograph of the designed CMOS PA.
그림 Fig. 7 Measured results: gain and PAE according to the output power with 2.4-GHz CW input.
그림 Fig. 8 Measured results: EVM according to the output power with 802.11n modulated input signal.
그림 Fig. 9 Measured results: EVM according to the output power with 802.11n modulated input signal.
그림 Fig. 10 Measured results: Spectrum mask: (a) high power mode and (b) low power mode.
표 Table. 1 Summary and performance comparison of recent CMOS PAs for WLAN

AI 본문요약
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문제 정의

본 논문에서는 설계된 전력 증폭기의 WLAN응용 가능성을 확인하기 위하여, IEEE 802.11n으로 변조된 신호를 이용한 측정을 진행하였다. 변조된 신호는 20-MHz의 bandwidth 및 64-QAM (MCS7) 특성을 가진다.
본 논문에서는 저출력 전력 영역에서 효율 개선을 위하여, 캐스코드 구조를 변형한 바이패스 구조가 적용된 전력 증폭 구조를 제안하였다. 제안하는 바이패스 구조를 구현하기 위하여 구동증폭단의 공통-게이트 트랜지스터를 두 개로 분할하였으며, 분할된 공통-게이트 트랜지스터 중 하나는 전력 증폭단을 구동하도록 설계하여 하였으며, 나머지 하나는 전력 증폭단을 바이패스 하고 저출력 전력 모드용 정합 회로를 통하여 전력 증폭단의 출력부와 연결되도록 설계하였다.
본 논문에서는 캐스코드 구조로 설계되는 구동 증폭단을 변형하여, 캐스코드 구조의 공통-게이트 트랜지스터가 스위치의 역할을 동시에 수행하게 함으로서 스위치에 의한 전력 손신을 완화시키는 바이패스 구조의 CMOS 전력 증폭기를 제안하였다.

가설 설정

Fig. 10 Measured results: Spectrum mask: (a) high power mode and (b) low power mode.

제안 방법

4-GHz 대역 전력 증폭기와의 비교 결과를 보인 것이다. 2.4-GHz 대역에서의 IEEE 802.11n 및 802.11g 응용을 위한 CMOS 전력 증폭기의 경우 이중모드를 적용한 기존 연구는 매우 드문 관계로 표 1에서는 본 연구의 고출력 전력 모드에서의 결과를 기입하였다.
그림 3에서 Z_L,High는 고출력 전력 모드를 위하여 낮은 값으로 형성되어 있기 때문에, 높은 값의 Z_L,Low을 확보하기 위해서 L-C정합회로를 고려할 수 있다. L-C 정합 회로에서 캐패시턴스는 M_L의 기생 캐패시턴스를 활용하였으며, 인덕턴스는 선로 인덕터(Line-inductor)를 사용하였다. 실제 전력 증폭기의 레이아웃을 고려 할 경우 전력 증폭단은 집적회로에서 큰 면적을 차지하기 때문에, M_L의 드레인 노드에서 전력 증폭기의 출력부까지의 물리적인 거리는 전력 증폭단의 크기에 의하여 결정된다.
그림 3은 설계된 전력 증폭기의 회로도를 보인 것이다. 가상접지를 활용하기 위하여 차동 증폭기 구조로 설계하였으며, 증폭기 안정화를 위하여 RC 피드백을 전력 증폭단에 적용하였다. 입력부 및 출력부에는 balun의 역할 확보하기 위하여 변압기를 사용하여 정합 회로를 구성하였다.
고출력 전력 모드와 저출력 전력 모드간 변환을 위하여 V_CG,PW, V_CG,DRV 및 V_CG,L 전압을 가변하였다. 고출력 전력모드에서는 전체 전력 증폭기의 발진을 방지하기 위하여 M_L가 턴-오프 된다.
또한 ML 은 앞서 기술한 바와 같이 그림 1(b)에서 전력 증폭단을 바이패스하기 위한 스위치로서의 역할을 동시에 수행하게 된다. 그림 1(b)에 보인 기존의 바이패스 구조의 경우, 전력 증폭단을 바이패스하기 위한 별도의 스위치가 필수적인 반면, 제안하는 구조는 저출력전력 모드용 구동 증폭단 구성을 위한 공통-게이트 트랜지스터를 스위치로 활용함으로서, 기존의 별도의 스위치에 의한 전력 손실을 제거하였다. 또한 M_L은 M_CS,DRV와 함께 캐스코드 구조를 형성하므로, 구동 증폭단의 이득을 높임과 동시에 출력 임피던스, R_OUT,DS를 상승시키는 효과를 얻을 수 있다.
실제 전력 증폭기의 레이아웃을 고려 할 경우 전력 증폭단은 집적회로에서 큰 면적을 차지하기 때문에, M_L의 드레인 노드에서 전력 증폭기의 출력부까지의 물리적인 거리는 전력 증폭단의 크기에 의하여 결정된다. 따라서 본 논문에서는 선로 인덕터의 금속선로 폭을 조정하여 원하는 정합 회로를 설계하였다.
반대로 저출력 전력 모드의 경우는 ML의 부하 임피던스, Z_L,Low를 충분히 높은 값으로 설계하여 저출력 전력 모드에서 높은 효율을 얻도록 하였다. 이를 위하여 M_L의 드레인 노드와 전력 증폭단의 출력부 사이에 정합 회로부가 필요하다.
또한 저출력 전력 모드를 위한 정합 회로는 추가적인 선로 인덕터와 트랜지스터의 기생 캐패시턴스로 완성되기 때문에 전체 전력 증폭기의 회로 면적 증가가 없도록 설계 가능하였다. 설계된 전력 증폭기의 효용성을 확인하기 위하여 180-nm RFCMOS 공정을 통하여 전력증폭기를 구현하였으며, 2.4-GHz IEEE 802.11n 변조 신호를 이용하여 측정을 수행하였다. 측정 결과 20.
앞서 제안한 바이패스 구조를 위한 구동 증폭단을 이용한 제안하는 전력 증폭기는 총 6개의 금속층을 제공하는 180-nm RFCMOS 공정을 이용하여 2.4-GHz IEEE802.11n 용으로 설계하였다. 그림 3은 설계된 전력 증폭기의 회로도를 보인 것이다.
고출력 전력모드에서는 전체 전력 증폭기의 발진을 방지하기 위하여 M_L가 턴-오프 된다. 이 모드의 경우 충분한 출력 전력을 확보하기 위하여 전력 증폭단의 부하 임피턴스, Z_L,High를 충분히 낮은 값으로 설계하였다.
이때, 출력부 변압기의 1차측 및 2차측의 금속선로의 폭은 각각 40μm 및 20μm로 설계 하였다.
가상접지를 활용하기 위하여 차동 증폭기 구조로 설계하였으며, 증폭기 안정화를 위하여 RC 피드백을 전력 증폭단에 적용하였다. 입력부 및 출력부에는 balun의 역할 확보하기 위하여 변압기를 사용하여 정합 회로를 구성하였다.
에 특정 전압을 인가하여 ML을 활성화 시킨다. 제안하는 구조에서 M_L 는 M_CAS,DRV에 대응하여 공통-게이트 트랜지스터로서의 역할을 수행하여 구동 증폭단의 높은 이득 확보 및 트랜지스터의 Breakdown을 방지하는 역할을 수행하게 된다. 또한 ML 은 앞서 기술한 바와 같이 그림 1(b)에서 전력 증폭단을 바이패스하기 위한 스위치로서의 역할을 동시에 수행하게 된다.
본 논문에서는 저출력 전력 영역에서 효율 개선을 위하여, 캐스코드 구조를 변형한 바이패스 구조가 적용된 전력 증폭 구조를 제안하였다. 제안하는 바이패스 구조를 구현하기 위하여 구동증폭단의 공통-게이트 트랜지스터를 두 개로 분할하였으며, 분할된 공통-게이트 트랜지스터 중 하나는 전력 증폭단을 구동하도록 설계하여 하였으며, 나머지 하나는 전력 증폭단을 바이패스 하고 저출력 전력 모드용 정합 회로를 통하여 전력 증폭단의 출력부와 연결되도록 설계하였다. 이때, 저출력 전력 모드를 위한 공통-게이트 트랜지스터는 기존의 바이패스 구조의 스위치 역할을 수행함과 동시에 저출력 전력 모드에서 이득의 향상 및 breakdown 문제를 완화하게 된다.
42 mm 이다. 측정을 위하여 제작된 칩은 FR4 PCB를 이용하여 CoB 형태의 샘플을 제작하였으며, 와이어-본딩을 이용하여 dc 전압 및 RF 입출력을 연결하였다. 전원 전압은 3.
하지만 일반적인 바이패스 구조의 경우 저출력 전력 모드에서 구동 증폭단의 출력 신호가 스위치를 통하여 곧바로 전력 증폭단의 출력부로 연결되므로, 저출력 전력 모드를 위한 별도의 정합 회로부가 존재하지 않는다. 하지만 제안하는 구조의 경우 M_L드레인과 전력 증폭기의 출력부 사이에 정합 회로를 추가하여 저출력 전력 모드에 최적화 된 임피던스를 구현 가능하도록 하였다.

대상 데이터

4-GHz 전력 증폭기의 칩 사진을 보였다. 전체 칩 크기는 모든 테스트 패드(pad)를 포함하여 1.20 mm⨯1.42 mm 이다. 측정을 위하여 제작된 칩은 FR4 PCB를 이용하여 CoB 형태의 샘플을 제작하였으며, 와이어-본딩을 이용하여 dc 전압 및 RF 입출력을 연결하였다.

성능/효과

그림 8은 변조된 신호를 이용하여 측정된 EVM 결과를 보인 것이다. EVM 기준점을 4.51%로 설정 했을 때, 저출력 전력 모드 및 고출력 전력 모드에서의 최고 출력 전력은 각각 11.52 dBm 및 20.35 dBm으로 측정되었다. 그림 8에서와 같이 저출력 전력 모드에서의 EVM은 고출력 전력 영역에서는 열화되는 것으로 측정되었으나, 저출력 전력 모드는 저출력 전력 영역에서만 활성화 된다.
일반적으로 전력 증폭기는 고출력 영역에서 효율이 최적화되기 때문에 출력 전력이 감소함에 따라 효율은 심각하게 저하되는 특성을 가진다. 결과적으로 전체 효율을 높이기 위해서는 저전력 영역의 효율을 향상시켜야 한다.
저출력 전력 영역에서의 효율 향상을 극대화하기 위해서는, 그림 1(a)에서와 같이 저출력 전력용 전력 증폭단의 부하 임피던스를 높게 형성 해 주어야 한다. 결과적으로, 전력 증폭단을 분할하는 기술은 추가적인 출력 정합 회로부에 필요한 칩 면적이 증가한다. 또한 고출력 전력 모드를 위한 전력 증폭단이 저출력 전력 모드에서 꺼지더라도 고출력 전력용 전력 증폭단의 기생 입력 커패시턴스는 구동 증폭단의 부하 임피던스를 줄여 전체 전력 증폭기의 전력이득을 열화시키는 문제점이 있다.
10%의 효율을 얻었다. 또한 바이패스 구조를 이용하여 출력 전력 11.52 dBm의 출력 전력을 가질 때 약 5.10%의 효율 개선 효과를 얻었다.
저출력 저력 모드에서, 부하임피던스가 증가하였으며, 전력 증폭단이 턴-오프 되어 고출력 전력 모드에 비하여 높은 효율을 가짐을 확인할 수 있다. 또한 저출력 전력 모드에서는 전력 증폭단이 턴- 오프 되어 고출력 전력 모드 대비 낮은 이득을 보임을 확인할 수 있다.
그림 9는 변조된 신호를 이용한 이득과 PAE의 측정 결과를 보인 것이다. 이 경우 역시 EVM의 기준점을 4.51%로 설정하였을 경우, 저출력 전력 모드와 고출력전력 모드 각각의 최고 출력 전력 지점인 11.52 dBm 및 20.35 dBm에서의 효율은 각각 7.00%와 12.10%로 측정되었다. 출력 전력 11.
그림 5에서는 설계된 전력 증폭기의 저출력 전력 모드 및 고출력 전력 모드에서의 이득과 효율의 시뮬레이션 결과를 보인 것이다. 저출력 저력 모드에서, 부하임피던스가 증가하였으며, 전력 증폭단이 턴-오프 되어 고출력 전력 모드에 비하여 높은 효율을 가짐을 확인할 수 있다. 또한 저출력 전력 모드에서는 전력 증폭단이 턴- 오프 되어 고출력 전력 모드 대비 낮은 이득을 보임을 확인할 수 있다.
10%로 측정되었다. 출력 전력 11.52 dBm에서 고출력 전력 모드 대비 저출력 전력 모드에서의 효율 개선폭은 약 5.10%임을 확인할 수 있다.
11n 변조 신호를 이용하여 측정을 수행하였다. 측정 결과 20.35dBm의 최고 출력 전력과 12.10%의 효율을 얻었다. 또한 바이패스 구조를 이용하여 출력 전력 11.
그림 7에서 보인 측정 결과는 그림 5에서 보인 시뮬레이션 결과와 유사한 경향성을 보인다. 특히 고출력 전력 모드에서의 이득은 시뮬레이션과 측정결과와 유사한 수치를 보였으나, 저출력 전력 모드에서의 이득은 시뮬레이션 대비 측정 결과가 약 4 dB 열화됨을 확인하였다. 이는 고출력 전력 모드용 구동 증폭단 및 전력 증폭단을 우선 설계 후 저출력 전력모드를 위한 금속 선로 레이아웃을 진행한 관계로, 시뮬레이션에 충분히 고려되지 못한 기생 저항 성분에 기인하는 것으로 분석되었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	이중모드 전력 증폭기의 동작방법은?	저출력 전력 영역에서의 효율 향상을 위한 기술로 이중 모드 전력 증폭기 구조가 소개되었다 [11-14]. 이중모드 전력 증폭기의 경우, 모바일 장치가 기지국으로부터 멀리 떨어져있을 때는 고출력 전력 모드에서 동작하며, 반대로, 모바일 장치가 기지국에 인접하여 위치하면, 저출력 전력 모드에서 동작한다. 이중 모드 구조를 통하여, 저출력 전력 영역에서의 효율 향상을 위한 일반적인 기법 중 하나는 전력 증폭단을 분할하는 기술이 있다 [15-17].
	바이패스 구조를 설계하기 위해 어떤 방법을 이용하였는가?	4GHz CMOS 전력 증폭기를 제안한다. 바이패스 구조를 설계하기 위해, 구동 증폭단의 공통 게이트 트랜지스터를 두 개로 분할하였다. 공통 게이트 트랜지스터 중 하나는 고출력 전력 모드를 위한 전력단을 구동하도록 설계된다.
	전력 증폭기의 효율 및 선형성은 트레이드 오프 관계인데 이를 해결하기 위한 방법은 무엇인가?	일반적으로 전력 증폭기는 고출력 영역에서 효율이 최적화되기 때문에 출력 전력이 감소함에 따라 효율은 심각하게 저하되는 특성을 가진다. 결과적으로 전체 효율을 높이기 위해서는 저전력 영역의 효율을 향상시켜야 한다.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
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