[논문]주파수 변화 감지 회로를 포함하는 부궤환 루프를 가지는 저잡음 위상고정루프

최영식

doi:10.17661/jkiiect.2020.13.2.123

초록
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본 논문에서는 주파수 변화 감지 회로 (FVSC : frequency variation sensing circuit)를 포함하는 부궤환 루프를 가지는 저잡음 위상고정루프를 제안하였다. 위상 고정 상태에서 전압제어발진기의 출력주파수가 변화할 때 주파수 변화 감지 회로는 루프 필터의 커패시터의 전하량을 조절하여 제안한 위상고정루프의 위상잡음과 지터 특성을 개선할 수 있다. 위상고정루프의 출력 주파수가 증가하면 주파수 변화 감지 회로가 루프 필터 커패시터 전하를 감소시킨다. 이는 루프필터 출력 전압을 하강하게 하여 위상고정루프 출력 주파수가 하강하게 된다. 추가된 부궤환 루프는 제안한 위상고정루프의 위상잡음 특성을 더욱 더 좋게 한다. 주파수 변화 감지 회로에 사용된 커패시터 크기는 영점을 결정하는 루프 필터 커패시터 크기와 비교하여도 아주 작은 크기이어서 칩 크기에 영향을 미치지 않는다. 제안된 저잡음 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 273fs 지터와 1.5㎲ 위상고정시간을 보여주었다.

Abstract ▼ AI-Helper

A low phase noise phase locked loop (PLL) with negative feedback loop including frequency variation sensing circuit (FVSC) has been proposed. The FVSC senses the frequency variation of voltage controlled oscillator output signal and controls the volume of electric charge in loop filter capacitance. ...

A low phase noise phase locked loop (PLL) with negative feedback loop including frequency variation sensing circuit (FVSC) has been proposed. The FVSC senses the frequency variation of voltage controlled oscillator output signal and controls the volume of electric charge in loop filter capacitance. As the output frequency of the phase locked loop increases, the FVSC reduces the loop filter capacitor charge. This causes the loop filter output voltage to decrease, resulting in a phase locked loop output frequency decrease. The added negative feedback loop improves the phase noise characteristics of the proposed phase locked loop. The size of capacitance used in FVSC is much smaller than that of loop filter capacitance resulting in no effect in the size of the proposed PLL. The proposed low phase noise PLL with FVSC is designed with a supply voltage of 1.8V in a 0.18㎛ CMOS process. Simulation results show the jitter of 273fs and the locking time of 1.5㎲.

주제어

표/그림 (11)

그림 그림 1. 제안한 위상고정루프. Fig. 1. Proposed PLL.
그림 그림 2. (a) 주파수 변화 감지 회로 (b) 신호 타이밍 (c) 제어 신호 생성기. Fig. 2 (a) Frequency variation sensing circuit (b) Timing (c) Control signal generator.
그림 그림 3. 루프 필터 출력 전압의 변화. Fig. 3. Loop filter voltage change.
그림 그림 4. 주파수 변화 감지 회로와 루프 필터 등가 회로 모델. Fig. 4. Equivalent circuit model of FVSC and 2nd-order LF.
그림 그림 5. 제안한 2차 루프필터 위상고정루프 선형 전달함수. Fig. 5. Linear Transfer function of the proposed 2nd-order PLL.
그림 그림 6. 전달 함수. Fig. 6. Transfer function.
그림 그림 7. 위상 고정 시간 시뮬레이션. Fig. 7. Locking time simulation.
그림 그림 8. 루프 필터 전압 변동폭 시뮬레이션. Fig. 8. Loop filter voltage variation simulation.
그림 그림 9. 한주기당 발생하는 루프 필터 전압 변동폭 시뮬레이션. Fig. 9. Loop filter voltage variation per period simulation.
그림 그림 10. 지터 시뮬레이션. Fig. 10. Jitter simulation.
표 표 1. 기존 구조 위상고정루프와 제안된 구조 위상고정루프 결과 Table 1. Conventional and Proposed PLL simulation result

AI 본문요약
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문제 정의

본 논문에서는 주파수 변화 감지 회로를 포함 하는 또 하나의 부궤환 루프가 도입된 두개의 부궤환 루프로 잡음 특성을 개선한 위상고정루프를 제안하였다.

제안 방법

그림 1의 제안한 위상고정루프는 위상고정루프 출력 신호의 주파수 변화를 감지하여 루프 필터 출력 전압, 즉 전압제어발진기 입력 전압 변동 폭을 감소시켜주는 주파수 변화 감지 회로(FVSC)를 도입하여 위상고정루프의 잡음 특성을 개선하고자 한다. 위상 고정 상태에서 전압제어 발진기의 출력주파수가 변화할 때 주파수 변화 감지 회로는 루프 필터 커패시터 전하량을 조절하여 위상잡음과 지터 특성을 개선할 수 있다.
09ps에서 274fs로 크게 개선하였다. 본 연구는 두 개의 부궤환 루프를 가진 새로운 구조의 위상고정루프로 5G 이동통신 시스템의 잡음 특성을 충족하는 주파수 합성기와 GHz 대역에서 동작하는 클록 생성기로 사용 될 수 있다.
제안한 구조의 위상고정루프는 0.18μm CMOS 공정 파라미터를 사용하여 Hspice로 시뮬레이션을 수행하였다.
제안한 위상고정루프는 위상고정루프 출력 신호의 주파수 변화를 감지하여 루프 필터 출력 전압, 즉 전압제어발진기 입력 전압 변동 폭을 감소시켜주는 주파수 변화 감지 회로를 도입하여 위상고정루프의 잡음 특성을 개선하였다. 기존 하나의 부궤환 루프를 가지는 위상고정루프 구조에 주파수 변화 감지 회로가 포함되는 또 하나의 부궤환 루프를 도입하여 지터 크기를 1.

대상 데이터

기존 구조는 528μV이며 제안한 구조는 117μV이다.

성능/효과

제안한 위상고정루프는 위상고정루프 출력 신호의 주파수 변화를 감지하여 루프 필터 출력 전압, 즉 전압제어발진기 입력 전압 변동 폭을 감소시켜주는 주파수 변화 감지 회로를 도입하여 위상고정루프의 잡음 특성을 개선하였다. 기존 하나의 부궤환 루프를 가지는 위상고정루프 구조에 주파수 변화 감지 회로가 포함되는 또 하나의 부궤환 루프를 도입하여 지터 크기를 1.09ps에서 274fs로 크게 개선하였다. 본 연구는 두 개의 부궤환 루프를 가진 새로운 구조의 위상고정루프로 5G 이동통신 시스템의 잡음 특성을 충족하는 주파수 합성기와 GHz 대역에서 동작하는 클록 생성기로 사용 될 수 있다.
위상 고정 시간은 같은 크기를 보여주고 있다. 제안한 위상 고정루프의 루프 필터 전압 변동 폭(△V_LF, △△V_LF)이 크게 감소하여 지터 특성이 크게 개선되었음을 알 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	위상고정루프란?	위상고정루프는(PLL : Phase Locked Loop) 주파수 합성기와 클록 신호 생성기로 사용되므로 5G 통신 시스템과 GHz 대역에서 동작하는 칩에 하나 이상 포함되는 핵심부품이다. 5G 시대의 대용량 데이터 전송에는 잡음 특성이 우수한 주파수 합성기가 필요하다.
	디지털 방식으로 설계하여 특성을 개선했으나 활용하지 못하는 이유는?	디지털 방식으로 설계하여 특성을 개선한 구조도 발표 되었다 [6]. 그러나 정확하게 전압제어발진기 출력 신호에 기준 신호를 정확히 정렬하기가 쉽지 않다. 아날로그 회로로 구성된 루프와 디지털 화로로 구성된 루프를 결합하여 안정하게 동작하도록 설계하여 잡음 특성을 개선한 구조도 발표되었다 [7].
	주파수 변화 감지 회로의 장점은?	본 논문에서는 주파수 변화 감지 회로 (FVSC : frequency variation sensing circuit)를 포함하는 부궤환 루프를 가지는 저잡음 위상고정루프를 제안하였다. 위상 고정 상태에서 전압제어발진기의 출력주파수가 변화할 때 주파수 변화 감지 회로는 루프 필터의 커패시터의 전하량을 조절하여 제안한 위상고정루프의 위상잡음과 지터 특성을 개선할 수 있다. 위상고정루프의 출력 주파수가 증가하면 주파수 변화 감지 회로가 루프 필터 커패시터 전하를 감소시킨다.

참고문헌 (7)

X. Gao, E. Klumperink, M. Bohsali, and B. Nauta, "A low-noise sub-sampling PLL in which divider noise is eliminated and PD/CP noise is not multiplied by N2 ," IEEE J. solid state circuits, vol. 44, no. 12, pp. 3253-3263, Dec. 2009.

상세보기
Z. Zhang , G. Zhu and C. Patrick Yue, "A 0.65V 12-to-16GHz Sub-Sampling PLL with 56.5fs Integrated Jitter and -256.4dBm FoM," IEEE ISSSC, pp. 488-489. Feb. 2019.
Z. Yang, Y. Chen, S. Yang, P. Mak, R. Matins, "A 25.4-to-29.5 GHz 10.2mW isolated subsampling PLL achieving -252.9dB jitter-power FoM and -63dBc reference spur," IEEE ISSCC, pp. 270-271, Feb. 2019.
Sheng Ye, Lars Jansson and Ian Galton, "A Multiple-Crystal Interface PLL with VCO Realignment to Reduce Phase Noise," IEEE J. solid state circuits, vol. 37, no. 12, pp. 1795-1803, Dec. 2002.

상세보기
Z. Zhang, L. Liu. P. Feng and N. Wu, "A 2.4-3.5-GHz Wideband Subharmonically Injection-Locked PLL With Adaptive Injection Timing Alignment Technique," IEEE Tran. VLSI Systems, vol. 25, no. 3, 929-941, Mar. 2017.

상세보기
A. Musa, W. Deng, T. Siriburanon, K. Okada and A. Matsuzawa, "A compact low-power and low-jitter dual loop injection locked PLL using all-digital PVT calibration," IEEE J. solid state circuits, vol. 49, no. 1, pp. 50-60, Jan. 2014.

상세보기
D. Kim, S. Cho, "A hybrid PLL using low-power GRO-TDC for reduced in-band phase noise," IEEE Tran. Circuit and Systems-II, vol. 66, no. 2, pp. 232-236, Feb. 2019.

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