[논문]두 개의 입력을 가진 VCO를 이용하여 루프필터와 스퍼 크기를 줄인 위상고정루프

최영식; 문대현

doi:10.6109/jkiice.2018.22.8.1068

두 개의 입력을 가진 VCO를 이용하여 루프필터와 스퍼 크기를 줄인 위상고정루프
A Loop Filter Size and Spur Reduced PLL with Two-Input Voltage Controlled Oscillator 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.22 no.8, 2018년, pp.1068 - 1075

최영식 (Department of Electronic Engineering, Pukyong National University) , 문대현 (Department of Electronic Engineering, Pukyong National University)

초록
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본 논문에서는 위상고정 상태에 따라 활성화 되는 루프가 다르게 설정하고, 두 개의 입력을 가지는 전압제어발진기를 사용하여 스퍼를 억제함과 동시에 루프필터의 크기를 줄이는 위상고정루프를 제안하였다. 동작 상태에 따른 안정도 분석을 통하여 위상고정 후에는 위상고정루프가 안정적으로 동작되게 설계하였다. 일반적으로 루프 필터의 커패시터는 위상고정루프에서 큰 면적을 차지한다. 두 개의 전하펌프에 의한 동시 충 방전 동작을 통해 커패시터의 유효커패시턴스를 증가시켜 루프필터 크기를 줄일 수 있으며, 서로 반대 위상으로 동작하는 두 개의 신호를 입력으로 가지는 전압제어발진기로 스퍼의 크기를 억제할 수 있었다. 위상고정 상태를 알려주는 LSI(Locking Status Indicator)를 사용하여 위상고정 시간은 $80{\mu}s$가 되도록 하였다. 제안된 위상고정루프는 1.8V의 공급전압과 $0.18{\mu}m$ CMOS공정을 사용하여 설계하였다.

Abstract ▼ AI-Helper

In this paper, a novel PLL has been proposed that reduces the size of the loop filter while suppressing spur by using a VCO with two inputs. Through the stability analysis according to the operating status, the PLL is designed to operate stably after the phase fixing. The capacitor of loop filter usually occupies larger area of PLL. It is a VCO that can reduce the size of the loop filter by increasing the effective capacitance of the capacitor through the simultaneous charge and discharge operation by two charge pumps and has two signals operating in opposite phases. The settling time of set to $80{\mu}s$ approximately by using a LSI(Locking Status Indicator) indicating the phase locking status. The proposed PLL is designed using a supply voltage of 1.8V and a $0.18{\mu}m$ CMOS process.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 루프필터 크기의 감소와 동시에 스퍼의 효과적인 억제를 위해 서로 반대위상으로 동작하는 두 개의 신호를 전압제어발진기의 입력으로 사용하는 위상고정루프를 구현하였다. 이 전압제어발진기는 루프필터의 충·방전되는 노드를 제어전압으로 인가받게 된다.

제안 방법

MATLAB을 사용하여 본 논문에서 사용한 전하 펌프의 전류 크기, 루프필터에 사용된 저항과 커패시터의 크기와 α, β의 비율을 구하였다.
서로 다른 주파수의 신호를 받는 2개의 PFD와 각 PFD에 연결된 2개의 전하펌프가 있으며 위상고정루프의 위상이 고정되기 전과 후에 따라 활성화 되는 전하펌프가 다르다. 그리고 2개의 이득을 가지는 전압제어발진기를 사용하였고 분주기의 분주비는 M=2, N=32로 하여 전압제어발진기의 출력신호를 분주시켰다.
반면 CP_l은 위상고정루프의 위상이 고정된 후 스퍼 특성을 결정함으로 전류 부정합 현상을 최소화시켜 스퍼의 크기를 줄여야 한다. 따라서 CP_h에 사용되는 CMOS로 구성된 정전류 회로와 능동 부하는 공정 최소단위로 설계하여 특성이 좋지 못하더라도 위상고정루프의 위상이 고정된 후에는 동작을 멈추기 때문에 칩의 크기를 최소화하도록 설계하였다. 또한 완벽한 동작제어를 위해 그림 6(a)와 같이 충·방전 전류노드에 스위치를 사용하였다.
하지만 아주 복잡한 구조로 설계되어 있다. 또한 current modulator를 이용하여 루프필터에 흐르는 전류량을 조절하여 유효커패시턴스를 증가시킨 루프필터를 구현하였다[3]. 이는 커패시터의 크기를 줄임과 동시에 회로에 안정성을 제공해줄 수있지만 루프필터의 전압변동을 줄이는데 한계가 있고, 스퍼를 효과적으로 감소시키지 못한다.
본 논문에서 제안한 위상고정루프는 위상고정 상태에 따라 변화하는 전하펌프 전류의 충․방전 전류비와 반대 방향으로 변하는 두 개의 루프필터 전압을 입력으로 받아들이는 두 개의 입력을 가진 전압제어발진기를 이용하여 루프필터 크기를 줄이고 유효 루프필터 전압 변화를 최소화시켜 스퍼 크기를 줄였다. 제안한 위상고정루프에서는 루프필터의 유효 커패시턴스를 증가시켜 루프필터의 커패시터 크기를 줄임으로써 칩의 크기를 줄일 수 있었다.
위상이 고정된 후 최소한의 전류 부정합 현상이 발생하도록 설계하여 위상고정루프의 스퍼 크기를 더욱 더 감소시켰다. 본 논문에서는 두 개의 이득을 가지는 전압제어발진기를 사용하였다[9]. 전압제어발진기의 이득은 330MHz/V, 60MHz/V이다.
본 논문에서는 전하펌프가 전하의 충·방전을 동시에 해주기 때문에 전압제어발진기의 이득이 충전되는 노드는 양의 값이 되고 방전이 되는 노드는 음의 값이 된다.
영점을 결정하는 커패시터 C_z는 위상고정루프의 충분한 위상 확보를 위해 극점을 결정하는 커패시터인 C_p보다 7-10배 정도의 큰 용량이 요구된다. 본 논문에서는 커패시터 C_z에 흐르는 전류량을 전하펌프를 통해 조절하여 큰 유효커패 시턴스를 얻는 기술을 적용하였다. 이는 작은 용량의 커패시터로 큰 용량을 가지는 커패시터 효과를 내어 위상 고정루프가 안정하게 동작하도록 충분한 위상마진을 가지도록 해준다.
위상고정이 된 상태와 위상고정이 되지 않은 상태에서 동작하는 전하펌프를 제어하기 위해 위상고정루프의 위상고정 상태를 나타내주는 LSI(locking status indicator)를 사용하여 각 전하펌프를 “on/off” 시킨다.
CP_l에사용된 트랜스미션 게이트는 up/down 신호의 타이밍 오류로 인한 전류 부정합의 효과를 줄여주며, 단위 이득 버퍼는 스위치가 on/off시 발생하는 전하공유현상을 줄일 수 있다. 위상이 고정된 후 최소한의 전류 부정합 현상이 발생하도록 설계하여 위상고정루프의 스퍼 크기를 더욱 더 감소시켰다. 본 논문에서는 두 개의 이득을 가지는 전압제어발진기를 사용하였다[9].
위상고정루프의 대역폭은 식(9)과 같이 나타낼 수 있다[8]. 이를 토대로 제안한 구조에서는 위상고정 상태에 따라 분주비를 다르게 적용시켰으며, 위상이 고정된 후 더 큰 분주비를 사용하였다. 증가된 분주비는 대역폭을 줄일 수 있게 해주며 낮은 위상잡음을 얻게 해준다.
제안한 위상고정루프에선 스퍼 크기를 최소화시키고, 또한 잡음특성을 좋게 하기 위해 두 개의 이득을 가지는 전압제어발진기를 사용하였다. 전압제어발진기의 두 개의 입력은 루프필터의 충·방전 되는 두 개의 노드로 연결되어 있다.
제안한 위상고정루프의 크기를 줄이기 위해 각 전하펌프는 루프필터에 전하를 충·방전이 동시에 일어나도록 하였다.

대상 데이터

본 논문에서 제안한 위상고정루프는 1.8V의 공급전압과 0.18μm CMOS 공정을 사용하여 시뮬레이션 하였다.
18μm CMOS 공정을 사용하여 시뮬레이션 하였다. 입력신호의 기준주파수는 31.25MHz이며 1.2V의 고정전압에서 최종 출력신호의 주파수는 1GHz이다. 시뮬레이션에 사용된 위상고정루프 블록의 변수 값은 CP_h = 200μA/18μ(α=0.

성능/효과

따라서 본 논문에서 제안한 위상고정루프의 위상이 고정된 후 동작하는 전하펌프 CP_l의 충·방전 전류비 α의 크기가 클수록 회로는 더 안정적으로 동하게 된다.
본 논문에서 제안한 위상고정루프는 위상고정 상태에 따라 변화하는 전하펌프 전류의 충․방전 전류비와 반대 방향으로 변하는 두 개의 루프필터 전압을 입력으로 받아들이는 두 개의 입력을 가진 전압제어발진기를 이용하여 루프필터 크기를 줄이고 유효 루프필터 전압 변화를 최소화시켜 스퍼 크기를 줄였다. 제안한 위상고정루프에서는 루프필터의 유효 커패시턴스를 증가시켜 루프필터의 커패시터 크기를 줄임으로써 칩의 크기를 줄일 수 있었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	Feedfoward 루프를 사용한 디지털 위상고정루 프로 스퍼 크기를 줄였지만 문제는?	Feedfoward 루프를 사용한 디지털 위상고정루 프로 스퍼 크기를 줄였다[2]. 하지만 아주 복잡한 구조로 설계되어 있다. 또한 current modulator를 이용하여 루프필터에 흐르는 전류량을 조절하여 유효커패시턴스를 증가시킨 루프필터를 구현하였다[3].
	전류이득을 증배인자로 사용한 구조의 단점은?	연산증폭기의 높은 전압이득을 통해 큰 증배인자를 얻어내는 구조[4]는 극점의 크기가 작아져 위상마진을 확보하는데 어려움이 있고, 공급전압이 낮아지는 추세에서 입력전압의 스윙에 의해 출력되는 노드의 전압이 공급전압에 의해 제한되기 때문에 증배 인자를 증가시키는데 한계가 있다. 전류이득을 증배인자로 사용한 self-biased capacitor multiplier를 사용한 구조[5]와 capacitor multiplier unit을 사용한 구조[6]는 전압증폭을 이용한 증배인자와 같은 증배인자를 얻기 위해서는 그만큼 많은 전류가 흘러야 하고 이는 전력소모를 증가시킨다. 전하 펌프에서 누설 전류 크기를 줄여서 스퍼 크기를 최소화하였다[7].
	연산증폭기의 높은 전압이득을 통해 큰 증배인자를 얻어내는 구조의 문제점은?	밀러증배효과를 이용해 루프필터의 커패시터 크기를 줄이는 구조가 적용되었다[4-6]. 연산증폭기의 높은 전압이득을 통해 큰 증배인자를 얻어내는 구조[4]는 극점의 크기가 작아져 위상마진을 확보하는데 어려움이 있고, 공급전압이 낮아지는 추세에서 입력전압의 스윙에 의해 출력되는 노드의 전압이 공급전압에 의해 제한되기 때문에 증배 인자를 증가시키는데 한계가 있다. 전류이득을 증배인자로 사용한 self-biased capacitor multiplier를 사용한 구조[5]와 capacitor multiplier unit을 사용한 구조[6]는 전압증폭을 이용한 증배인자와 같은 증배인자를 얻기 위해서는 그만큼 많은 전류가 흘러야 하고 이는 전력소모를 증가시킨다.

참고문헌 (9)

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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