[논문]Trench Shield 구조를 갖는 3.3kV급 저저항 4H-SiC DMOSFET

차규현; 김광수

doi:10.7471/ikeee.2020.24.2.619

[국내논문] Trench Shield 구조를 갖는 3.3kV급 저저항 4H-SiC DMOSFET
Low Resistance 3.3kV 4H-SiC Trench Shielded DMOSFET 원문보기

전기전자학회논문지 = Journal of IKEEE, v.24 no.2, 2020년, pp.619 - 625

차규현 (Dept. of Electronics Engineering, Sogang University) , 김광수 (Dept. of Electronics Engineering, Sogang University)

초록
AI-Helper

본 논문에서는 Trench를 이용하여 기존 C-DMOSFET(Conventional DMOSFET)과 S-DMOSFET(Shielded DMOSFET) 구조보다 더 깊은 영역에 P+ shielding을 형성한 TS-DMOSFET(Trench Shielded DMOSFET) 구조를 제안하였으며 TCAD 시뮬레이션을 통해 C- 및 S-DMOSFET 구조와 전기적 특성을 비교하였다. 제안한 구조는 Source에 Trench를 형성한 후 도핑을 진행하므로 SiC 물질 특성과 관계없이 깊은 영역에 P+ shielding을 형성할 수 있다. 이로 인해 P-base에 인가되는 전압이 감소하여 리치스루 효과가 완화되었다. 그 결과 세 구조 모두 3.3kV의 항복 전압을 가질 때 제안한 구조의 온저항은 9.7mΩ㎠으로 C-DMOSFET과 S-DMOSFET의 온저항인 30.5mΩ㎠, 19.3mΩ㎠ 대비 각각 68%, 54% 개선된 온저항을 갖는다.

Abstract ▼ AI-Helper

In this paper, we propose a TS-DMOSFET(Trench Shielded DMOSFET) structure in which P+ shielding region is formed in a deeper region than C-DMOSFET(Conventional DMOSFET) and S-DMOSFET(Shielded DMOSFET). Using TCAD simulation to compare the static characteristics of TS-DMOSFET with C- and S-DMOSFET. As for the structure proposed, the doping is followed by the source trench process. Despite the fact that it is a SiC material, this allows it to form a P+ shielding region in a deep area. Followed by completely suppressing the reach-through effect. As a result, when the breakdown voltage of the three structures is 3.3kV, the Ron of TS-DMOSFET is 9.7mΩ㎠. Thus, it is 68% and 54% smaller than the Ron of C-DMOSFET and S-DMOSFET respectively.

주제어

표/그림 (9)

그림 Fig. 2. Proposed fabrication procedure of TS-DMOSFET. 그림 2. 제안된 TS-DMOSFET의 공정 순서도
그림 Fig. 1. (a) C-DMOSFET structure (b) S-DMOSFET structure (c) TS-DMOSFET structure. 그림 1. (a) C-DMOSFET 구조 (b) S-DMOSFET 구조 (c) TS-DMOSFET 구조
그림 Fig. 3. Breakdown Voltage according to (a) Trench depth (b) Trench width. 그림 3. (a) Trench 깊이 (b) Trench 폭에 따른 항복 전압
그림 Fig. 4. Breakdown Voltage according to drift concentration. 그림 4. drift 농도에 따른 항복 전압
그림 Fig. 5. Electricfield distribution of (a) C-DMOSFET (b) S-DMOSFET (c) TS-DMOSFET. 그림 5. 두 구조의 전계 분포도 (a) C-DMOSFET (b) S-DMOSFET (c) TS-DMOSFET
표 Table 1. Parameters of the TS-DMOSFET Source Trench. 표 1. TS-DMOSFET 구조의 파라미터
그림 Fig. 6. Breakdown Voltage graph at the same drift concentration. 그림 6. drift 농도가 같을 때 각 구조의 항복 전압 그래프
그림 Fig. 7. (a) Breakdown Voltage graph (b) Output characteristics comparison graph. 그림 7. (a) 항복 전압 그래프 (b) 출력 특성 비교 그래프
표 Table 2. The static characteristics comparison. 표 2. 정적 특성 비교

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

C- 및 S-DMOSFET 구조에서 리치스루 효과를 완전히 억제하지 못해 항복 전압이 제한되는 문제를 해결하기 위해 더 깊은 영역에 P+ shielding을 형성하고자 했다. 따라서 S-DMOSF ET 구조에 Trench를 형성한 후 도핑을 진행한 TS-DMOSFET 구조를 제안하였다.

가설 설정

하지만 그림 1. (b)의 구조에서도 리치스루 현상을 완전히 제거할 수는 없었다. 따라서 더 넓은 P+ shielding 영역을 필요로 했으나 SiC는 물질 특성상 1um 이상의 깊이에 도핑을 하는 데에는 한계가 존재한다[5].

제안 방법

따라서 이 문제를 해결하기 위해 본 논문에서는 그림 1. (c)와 같이 DMOSFET 구조에서 source 영역에 Trench를 형성한 후 도핑을 진행하여 깊은 영역에 P+ shielding을 형성한 TSDMOSFET(Trench Shielded DMOSFET)구조를 제안하였다. 더 깊게 형성된 높은 농도의 P+ 영역 으로 인해 P-base에 인가되는 전압을 크게 감소시킬 수 있었으며 이를 통해 S-DMOS FET 구조보다 리치스루를 더 크게 완화시켜 전기적 특성을 개선시킬 수 있었다.
3300V급으로 최적화 된 세 구조의 전기적 특성을 비교하기 위해 시뮬레이션을 통해 세 구조의 항복 전압 및 온저항 그리고 항복 시 전계 분포를 분석하였다. TS-MOSFET 구조의 주요 파라미터는 표 1과 같다.
Trench 크기를 최적화한 이후 drift 농도 조절을 통해 제안한 구조의 항복 전압을 3300V급으로 최적화하였다. 그림 4.
C- 및 S-DMOSFET 구조에서 리치스루 효과를 완전히 억제하지 못해 항복 전압이 제한되는 문제를 해결하기 위해 더 깊은 영역에 P+ shielding을 형성하고자 했다. 따라서 S-DMOSF ET 구조에 Trench를 형성한 후 도핑을 진행한 TS-DMOSFET 구조를 제안하였다. 이로 인해 SiC 물질임에도 깊은 영역에 P+ shielding을 형성할 수 있으며 깊은 영역에 형성된 P+ shielding에 의해 P base에서의 리치스루 효과를 완전히 억제할 수 있게 되었다.
더 깊게 형성된 높은 농도의 P+ 영역 으로 인해 P-base에 인가되는 전압을 크게 감소시킬 수 있었으며 이를 통해 S-DMOS FET 구조보다 리치스루를 더 크게 완화시켜 전기적 특성을 개선시킬 수 있었다. 따라서 세 구조를 각각 최적화한 후 Sentaurus TCAD 시뮬레이션을 통해 C- 및 S-DMOSFET 구조와 전기적 특성을 비교하였다.
따라서 본 논문에서는 Trench를 형성한 후 doping을 진행한 구조를 통해 SiC의 물질 특성과 관계없이 깊은 영역에 P+ shielding을 형성한 TS-DMOSFET 구 조를 제안한다.
이로 인해 SiC 물질임에도 깊은 영역에 P+ shielding을 형성할 수 있으며 깊은 영역에 형성된 P+ shielding에 의해 P base에서의 리치스루 효과를 완전히 억제할 수 있게 되었다. 또한 이 효과로 인해 전기적 특성이 개선되는 것을 TCAD 시뮬레이션을 통해 확인하였다.
먼저 TS-DMOSFET의 Trench 크기를 조절한 다음 drift 영역의 농도 조절을 통해 3300V급의 항복 전압을 갖도록 하는 과정을 거쳐 TS-DMO SFET 구조를 최적화하였다.
는 TS-DMOSFET의 Source 영역에 Trench 를 형성하는 과정을 보여주는 공정 순서도이다. 제안된 공정 과정을 통해 Source 영역에 trench를 형성한 TS-DMOSFET 구조의 구현 가능성을 제시하였다.

성능/효과

(a)에 나타나 있다. 그 결과 Trench 깊이가 1um일 때 최대 항복 전압을 갖는 것을 확인하였다.
(c)와 같이 DMOSFET 구조에서 source 영역에 Trench를 형성한 후 도핑을 진행하여 깊은 영역에 P+ shielding을 형성한 TSDMOSFET(Trench Shielded DMOSFET)구조를 제안하였다. 더 깊게 형성된 높은 농도의 P+ 영역 으로 인해 P-base에 인가되는 전압을 크게 감소시킬 수 있었으며 이를 통해 S-DMOS FET 구조보다 리치스루를 더 크게 완화시켜 전기적 특성을 개선시킬 수 있었다. 따라서 세 구조를 각각 최적화한 후 Sentaurus TCAD 시뮬레이션을 통해 C- 및 S-DMOSFET 구조와 전기적 특성을 비교하였다.
7mΩcm²으로 C- 및 S-DMOSFET 구조에 비해 각각 68%, 54% 개선된 온저항을 갖는다. 따라서 제안한 구조의 경우 소자의 동작에 있어서 낮은 온저항으로 인해 전력 손실을 낮출 수 있으므로 에너지 효율을 증가시킬 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	DMOSFET 구조가 주류를 이루는 이유는?	그러나 3300V급에서는 소자의 전체 저항 성분 중에서 drift 영역의 저항 성분이 가장 큰 비중을 차지한다. 때문에 UMOSFET 구조를 통한 온저항의 감소에는 한계가 존재하므로 DMOSFET 구조가 주류를 이룬다[3]
	전력 소모를 낮추는 역할을 하는 전력 반도체 소자의 사용 분야와 시장 규모는?	전력 반도체 소자는 전자 제품의 전력 소모를 낮추는 역할을 한다. 이런 특징으로 인해 전기 자동차, 항공 산업, 지열 및 광업 탐사 등 많은 전력을 소모하는 분야에 적용되고 있으며 최근 이런 분야 들이 성장함에 따라서 전력 반도체 시장 규모 또한 성장하고 있다. 특히 고속철도에 사용되는 추진제어시스템의 경우, 공급되는 전압 및 주파수 변화에 따라 높은 추진력과 속도특성을 얻는 기술이므로 고전압/대전력 소자를 요구한다[1]. 따라서 현재 Si 기반의 3300V급 IGBT가 사용되고 있으나 Si IGBT 의 경우 스위칭 손실이 크다는 단점이 존재한다.
	전력 반도체 소자의 역할은?	전력 반도체 소자는 전자 제품의 전력 소모를 낮추는 역할을 한다. 이런 특징으로 인해 전기 자동차, 항공 산업, 지열 및 광업 탐사 등 많은 전력을 소모하는 분야에 적용되고 있으며 최근 이런 분야 들이 성장함에 따라서 전력 반도체 시장 규모 또한 성장하고 있다.

참고문헌 (11)

Huang Runhua et al., "Design and fabrication of a 3.3kV 4H-SiC MOSFET," Journal of Semiconductors, Vol.36, No.9, 2015. DOI: 10.1088/1674-4926/36/9/094002

상세보기
B. J. Baliga, "Fundamentals of Power Semiconductor Devices," NY, USA: Springer, pp.23-166, 2010.
G. De Martino, F. Pezzimenti, F. G. Della Corte, G. Adinolfi and G. Graditi, "Design and Numerical Characterization of a Low Voltage Power MOSFET in 4H-SiC for photovoltaic Applications," 2017 13th conference on Ph. D. Research in Microelectronics and Electronics (Prime), IEEE pp.221-224, 2017. DOI: 10.1109/PRIME.2017.7974147
H. Okumura, H. Harima, Prof. T. Kimoto, M. Yoshimoto, H. Watanabe, T. Hatayama, H. Matsuura, T. Funaki and Y. Sano, "Blocking Characteristics of 2.2 kV and 3.3 kV-Class 4H-SiC MOSFETs with Improved Doping Control for Edge Termination," Materials Science Forum, Vol.778-780, pp915-918, 2014. DOI: 10.4025/www.scientific.net/msf.778-780. 915

상세보기
A. Poggi, F. Bergamini, S. Solmi, M. Canino, and A. Carnera, "Effects of heating ramp rates on the characteristics of Al implanted 4H-SiC junctions," Appl. Phys. Lett., vol.88, no.16, pp.162106, 2006.

상세보기
W. Ni, X. Wang, M. Xu, M. Li, C. Feng, H. Xiao, W. Li, Q. Wang, H. Schlichting and T. Erlbacher, "Design and Fabrication of 3300V 100mΩ 4H-SiC MOSFET with Stepped p-body structure," 2019 16th China International Forum on Solid State Lighting & 2019 International Forum on Wide Bandgap Semiconductors China, IEEE, pp.50-53, 2019. DOI: 10.1109/SSLChinaIFWS49075.2019.9019
S. Hu et al,. "A comparative study of a deep trench superjunction SiC VDMOS device," Journal of Computational Electronics, Vol.18, no.2, pp. 553-560, 2019. DOI: 10.1007/s10825-019-01318-2

상세보기
B. J. Baliga, "Power semiconductor device figure of merit for high-frequency applications," IEEE Trans. Electron Devices, Vol.64, no.3, pp.674-691, 2017. DOI: 10.1109/TED.2017.2653239
Y. Kobayashi, S. Harada, H. Ishimori, S. Takasu, T. Kojima, K. Ariyoshi, M. Sometani, J. Senzaki, M. Takei, Y. Tanaka and H. Okumura, "3.3kV-class 4H-SiC UMOSFET by Double-trench with Tilt Angle Ion Implantation," Material Science Forum, Vol. 858, pp.974-977, 2016. DOI: 10.4028/www.scientific.net/MSF.858.974

상세보기
B. J. Baliga, "Silicon Carbide Power Devices," NCSU, USA: World Scientific, pp.259-304, 2006.
N. Iwamura, "SiC power device design and fabrication," Wide Bandgap Semiconductor Power Devices, pp.104-106, 2019.

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증