[논문]완전한 파이프라인 방식의 비순차실행 프로세서의 설계 및 모의실행

이종복

doi:10.7236/jiibc.2020.20.5.143

완전한 파이프라인 방식의 비순차실행 프로세서의 설계 및 모의실행
Design and Simulation for Out-of-Order Execution Processor of a Fully Pipelined Scheme 원문보기

The journal of the institute of internet, broadcasting and communication : JIIBC, v.20 no.5, 2020년, pp.143 - 149

초록
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현재 컴퓨터 시스템의 중앙처리장치로 멀티코어 프로세서가 주로 이용되고 있으며, 고성능의 비순차실행 프로세서를 각 코어로 채택하여 시스템의 성능을 극대화할 수 있다. 초기의 토마술로 알고리즘을 적용한 비순차실행 프로세서는 부동소수점 명령어를 목표로 하였고, 복잡한 구조를 갖는 재배열버퍼와 예약스테이션의 사용 때문에 그 실행에 여러 싸이클이 소요되었다. 그러나, 프로세서가 비순차실행을 제대로 활용하여 명령어의 처리량을 높이기 위해서는 완전한 파이프라인 방식으로 동작해야한다. 본 논문에서는 예측실행 기능이 있는 완전한 파이프라인 방식의 비순차실행 프로세서를 VHDL로 설계하고, GHDL로 검증하였다. 모의실험 결과, ARM 명령어로 구성된 프로그램에 대한 연산을 성공적으로 수행할 수 있었다.

Abstract ▼ AI-Helper

Currently, a multi-core processor is mainly used as a central processing unit of a computer system, and a high-performance out-of-order processor is adopted as each core to maximize system performance. The early out-of-order execution processor with Tomasulo algorithm aimed at floating-point instructions, and it took several cycles to execute by the use of complex structures such as reorder buffer and reservation station. However, in order for the processor to properly utilize out-of-order execution and increase the throughput of instructions, it must operate in a fully pipelined manner. In this paper, a fully pipelined out-of-order processor with speculative execution is designed with VHDL and verified with GHDL. As a result of the simulation, a program composed of ARM instructions is successfully performed.

주제어

표/그림 (4)

그림 그림 1. 완전한 파이프라인 방식의 비순차실행 프로세서의 블럭도 Fig. 1. The fully pipelined out-of-order execution processor
그림 그림 2. 파이프라인의 VHDL 컴포넌트 사례문 코드 Fig. 2. The VHDL component instantiation code of pipeline
그림 그림 4. 완전한 파이프라인 방식의 비순차실행 프로서세서의 모의실행 결과 Fig. 4. The simulation results of the fully pipelined out-of-order execution processor
그림 그림 3. 모의실행의 입력에 이용된 ARM 프로그램과 기계어 Fig. 3. The input ARM program and machine code used for simulation

AI 본문요약
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문제 정의

본 논문에서는 빈번한 분기어에 의한 제어종속이 성능에 큰 영향을 끼치므로, 파이프라인 방식의 비순차실행에 하드웨어 기반의 예측실행 기능을 추가하였다. 하드웨어 기반의 예측실행은 동적 분기 예측, 예측실행, 및 동적 스케줄링으로 구성된다.

제안 방법

그러나, 완전한 파이프라인 방식을 이용하는 비순차실행 프로세서에서는 두 번째와 세 번째인 MUL 명령어와 STR 명령어의 실행이 끝나지 않았더라도, 네 번째 명령어인 SUB가 발행 및 실행이 되었다. 그리고 분기여부가 결정되기 전에 BNEQ 분기어를 예측실행 하였다. 따라서, 완전한 파이프라인 방식의 비순차실행 프로세서가 예측실행을 기반으로 올바르게 실행하는 것을 확인할 수 있었다.
본 논문에서는 ARM 명령어를 기반으로 하는 완전한 파이프라인 방식의 비순차실행 프로세서를 Fedora 운영 체제에서 VHDL을 이용하여 설계하였다. 특히, 주요 자료구조인 재정렬버퍼와 예약스테이션을 레코드형 배열을 이용하여 설계함으로써, 기존의 대다수 연구가 2차원 배열을 이용하여 비순차실행 프로세서를 설계한 것보다 프로그램 언어상으로 높은 수준의 추상도와 간결성을 확보하였다.
위에서 살펴본 바와 같이, 국내에서 완전한 파이프라인 방식의 비순차실행 프로세서를 설계 및 구현한 예는 거의 찾아볼 수가 없으므로, 다소 늦었더라도 이에 대한 연구를 활발히 하고 박차를 가하여 메모리 반도체의 설계기술과 균형을 이룰 필요가 있다. 본 논문에서는 VHDL을 이용하여 파이프라인 방식을 지원하는 비순차 실행 프로세서를 설계했으며, 명령어세트로 임베디드 마이크로 프로세서로 가장 널리 쓰이는 ARM을 이용하였다^[3]. 본 설계의 코딩 및 검증을 위하여 리눅스에서 실행되는 GHDL과 GTKWave를 활용하였다.
본 연구에서 VHDL을 이용하여 파이프라인 방식을 이용하는 비순차실행 프로세서를 설계하였다. 그 이유는 VHDL이 Verilog보다 높은 수준의 추상화가 가능한 고급 프로그래밍 언어로서, 다양한 데이터 형식을 표현할 수가 있기 때문이다.
본 연구에서 설계한 비순차실행 프로세서는 완전한 파이프라인 방식으로 동작하며, 총 6 단계로 설정하였다. 이것은 인출(fetch), 발행(issue), 실행(execute), 메모리 접근(memory), 쓰기(write Back), 완료(commit)로 구성된다.
이것은 인출(fetch), 발행(issue), 실행(execute), 메모리 접근(memory), 쓰기(write Back), 완료(commit)로 구성된다. 비순차실행을 처리하기 위한 핵심 장치인 재배열 버퍼와 예약스테이션은 각 단계에서 데이터를 저장했다가, 다음 단계로 데이터를 전달하여 완전한 파이프라인 동작을 할 수 있도록 설계되었다.
완전한 파이프라인으로 동작하는 비순차실행 프로세서에 대한 모의실험은 3.1 GHz로 동작하는 Intel Core i5-2400 데스크탑 컴퓨터의 운영체제 Fedora 30에서 시행하였다. VHDL 2008 버전을 컴파일하기 위한 도구로 GHDL 0.
본 논문에서는 ARM 명령어를 기반으로 하는 완전한 파이프라인 방식의 비순차실행 프로세서를 Fedora 운영 체제에서 VHDL을 이용하여 설계하였다. 특히, 주요 자료구조인 재정렬버퍼와 예약스테이션을 레코드형 배열을 이용하여 설계함으로써, 기존의 대다수 연구가 2차원 배열을 이용하여 비순차실행 프로세서를 설계한 것보다 프로그램 언어상으로 높은 수준의 추상도와 간결성을 확보하였다. 주어진 ARM 어셈블리 프로그램을 모의실행 시킨 결과, 완전한 파이프라인 방식에 따라 비순차실행 프로세서가 올바르게 처리되는 것을 확인할 수 있었다.

대상 데이터

본 논문에서는 VHDL을 이용하여 파이프라인 방식을 지원하는 비순차 실행 프로세서를 설계했으며, 명령어세트로 임베디드 마이크로 프로세서로 가장 널리 쓰이는 ARM을 이용하였다^[3]. 본 설계의 코딩 및 검증을 위하여 리눅스에서 실행되는 GHDL과 GTKWave를 활용하였다.
101 버전을 이용하였다. 총 25개의 독립적인 VHDL 프로그램 모듈이 완전한 파이프라인의 비순차실행 ARM 프로세서를 설계하는데 이용되었다.

이론/모형

1 GHz로 동작하는 Intel Core i5-2400 데스크탑 컴퓨터의 운영체제 Fedora 30에서 시행하였다. VHDL 2008 버전을 컴파일하기 위한 도구로 GHDL 0.37 버전을, 모의실험 파형을 관찰하는 도구로 GTKWave 3.3.101 버전을 이용하였다. 총 25개의 독립적인 VHDL 프로그램 모듈이 완전한 파이프라인의 비순차실행 ARM 프로세서를 설계하는데 이용되었다.

성능/효과

VHDL에서 레코드를 자료구조로 갖는 신호를 모든 모듈에서 이용하기 위하여, 레코드 자료구조를 패키지문에 선언하고, 모든 VHDL 모듈에서 use문을 이용하여 참조가 가능하게 할 수 있다. 이것 또한 Verilog에서는 찾아 볼 수 없는, VHDL에서 자료구조를 선언하고 활용할 수 있는 방법이다.
각 VHDL 모듈에서 엔티티문의 포트로 레코드형 배열을 입력 또는 출력으로 선언하여, 레코드형 배열 단위로 서로 다른 모듈 간에 효율적으로 정보를 주고받을 수 있다. 이 때, 서로 다른 VHDL 모듈에서 재정렬버퍼나 예약 스테이션에 쓰기작업을 수행하는 것은 다중 원천 신호의 구동에 해당 되므로, 하드웨어 기술언어에서 금지된다.
이 때, 예약스테이션은 그 값을 레지스터로부터 정상적으로 읽어서 연결된 연산유닛에서 연산을 수행한다. 두 번째, 피연산자를 계산하는 명령어가 실행이 되어 재정렬버퍼에는 등록이 되었으나, 아직 완료되지 않아서 레지스터에는 기록되어있지 않은 경우이다. 이 때는 재정렬버퍼에 있는 피연산자를 예약스테이션으로 전송하고 해당 연산유닛에서 연산이 가능하다.
그리고 분기여부가 결정되기 전에 BNEQ 분기어를 예측실행 하였다. 따라서, 완전한 파이프라인 방식의 비순차실행 프로세서가 예측실행을 기반으로 올바르게 실행하는 것을 확인할 수 있었다.
이 때는 재정렬버퍼에 있는 피연산자를 예약스테이션으로 전송하고 해당 연산유닛에서 연산이 가능하다. 세 번째, 필요한 피연산자를 생산하는 명령어에 대한 연산이 아직 실행이 끝나지 않아서, 레지스터는 물론 재정렬버퍼에도 그 값이 존재하지 않는 경우이다. 이 때는 피연산자를 생산할 명령어의 재정렬버퍼 상의 항목번호인 태그를 예약스테이션에 보낸다.
재정렬버퍼와 예약스테이션을 레코드형 배열로 선언한 후에, 조건과 부합하는 레코드형을 찾을 때는 VHDL 에서 지원하는 순환 반복문인 For 또는 While 문을 이용함으로써 비순차실행 프로세서를 간편하고 효율적으로 설계할 수 있다.
특히, 주요 자료구조인 재정렬버퍼와 예약스테이션을 레코드형 배열을 이용하여 설계함으로써, 기존의 대다수 연구가 2차원 배열을 이용하여 비순차실행 프로세서를 설계한 것보다 프로그램 언어상으로 높은 수준의 추상도와 간결성을 확보하였다. 주어진 ARM 어셈블리 프로그램을 모의실행 시킨 결과, 완전한 파이프라인 방식에 따라 비순차실행 프로세서가 올바르게 처리되는 것을 확인할 수 있었다.
매 싸이클마다 명령어 한 개를 인출하여 재정렬버퍼와 예약스테이션에 삽입되는 것을 확인할 수 있다. 첫 번째 LDR 명령어에 의하여 계산된 주소의 데이터메모리로부터 읽은 값이 재 배열버퍼에 등록되었으나 아직 완료단계에 이르지 않아서 레지스터 R2에 저장되지 않았을 때, 두 번째 명령어 MUL의 첫 번째 피연산자인 R2가 재배열버퍼로 부터 예약스테이션에 전달되어 성공적으로 곱셈을 수행하는 것을 확인했다. 또한 순차실행 프로세서인 경우에는, 입력 프로그램의 두 번째 명령어인 MUL 연산이 완료되지 않았을 때, 그 이하의 명령어들은 발행 및 실행을 할 수가 없다.

후속연구

추후의 연구로, 파이프라인 방식의 비순차실행 프로세서를 한 싸이클에 2 개 이상의 명령어를 인출하여 실행하는 파이프라인 방식의 비순차실행 수퍼스칼라 프로세서로 개선시키는 것이다. 나아가 설계된 ARM 프로세서를 Xilinx사의 Vivado 또는 Altera사의 Quartus II를 이용하여 합성한 후에, 정적 시간 분석 (STA)과 합성 후 모의실험 (Post synthesis simulation)을 거쳐 최종적인 동작을 검증하고 FPGA로 프로그래밍하여 동작을 검증할 예정이다.
추후의 연구로, 파이프라인 방식의 비순차실행 프로세서를 한 싸이클에 2 개 이상의 명령어를 인출하여 실행하는 파이프라인 방식의 비순차실행 수퍼스칼라 프로세서로 개선시키는 것이다. 나아가 설계된 ARM 프로세서를 Xilinx사의 Vivado 또는 Altera사의 Quartus II를 이용하여 합성한 후에, 정적 시간 분석 (STA)과 합성 후 모의실험 (Post synthesis simulation)을 거쳐 최종적인 동작을 검증하고 FPGA로 프로그래밍하여 동작을 검증할 예정이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	파이프라인 구조는?	파이프라인은 데이터 처리단의 출력이 다음단의 입력으로 이어지는 형태로 여러 단이 연결된 구조이며, 각 단마다 데이터를 저장하기 위해 버퍼가 사용된다. 이렇게 연결된 여러 데이터 처리단은 병렬적으로 동시 수행될 수 있어 처리량을 늘릴 수 있다.
	예약스테이션의 기능이란?	예약스테이션의 기능은 피연산자가 준비된 즉시 예약 스테이션에 등록함으로써 프로세서가 레지스터로부터 피연산자를 가져오지 않고도 예약스테이션에서 공급받고, 피연산자가 아직 준비되지 않은 명령어는 그것을 공급할 예약스테이션을 가리키도록 함으로써 레지스터 재명명 기능을 간접적으로 수행하는 것이다. 예약스테이션을 이용함으로써 해저드(hazard) 감지와 실행제어가 분산되며, 연산 결과들이 레지스터를 통하지 않고 예약스테이션으로부터 연산유닛으로 직접 공급된다.
	본 논문에서 VHDL을 이용하여 파이프라인 방식을 이용하는 비순차실행 프로세서를 설계한 이유는?	본 연구에서 VHDL을 이용하여 파이프라인 방식을 이용하는 비순차실행 프로세서를 설계하였다. 그 이유는 VHDL이 Verilog보다 높은 수준의 추상화가 가능한 고급 프로그래밍 언어로서, 다양한 데이터 형식을 표현할 수가 있기 때문이다. 특히, VHDL은 Verilog에서 포함되지 않는 레코드 자료구조를 지원하고 있어서 하드웨어를 설계할 때 복잡도를 줄이고 효율성을 높일 수 있다.

참고문헌 (6)

R. M. Tomasulo, "An Efficient Algorithm for Exploiting Multiple Arithmetic Units," IBM Journal of Research and Development, Vol. 11, Issue. 1, pp. 25-33, Jan 1967. DOI:https://doi.org/10.1147/rd.111.0025

상세보기
K. C. Yeager, "The Mips R10000 superscalar microprocessor," IEEE Micro, Vol. 16, No. 2, pp. 28-41, April 1996. DOI:https://doi.org/ 10.1109/40.491460.

상세보기
ARM Architecure Reference Manual. DOI:http://infocenter.arm.com/help/index.jsp?topic/com.arm.doc.subset.architecture.reference/index.html
J. L. Hennessy, and D. A. Patterson, "Computer Architecture A Quantitative Approach", 6th Edition, 2018. DOI:https://dl.acm.org/doi/book/10.5555/3207796
S. L. Harris, and D. M. Harris, "Digital Design and Computer Architecture ARM Edition", Elsevier Korea LLC, 2016. DOI:https://doi.org/10.1016/C2018-O-14352-8.
J. Lee, "Design and Simulation of ARM Processor using VHDL," Journal of The Institute of Internet, Broadcasting and Communication, vol. 18, no. 5, pp. 229-235, Oct. 2018. DOI:https://doi.org/10.7236/JIIBC.2018.18.5.229.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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