[논문]파이프라인식 비순차실행 수퍼스칼라 프로세서의 FPGA 설계 및 구현

이종복

doi:10.7236/jiibc.2023.23.3.153

파이프라인식 비순차실행 수퍼스칼라 프로세서의 FPGA 설계 및 구현
FPGA Design and Implementation of A Pipelined Out-of-Order Superscalar Processor 원문보기

The journal of the institute of internet, broadcasting and communication : JIIBC, v.23 no.3, 2023년, pp.153 - 158

초록
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국내에서 시스템반도체 설계의 중요성이 대두되고 있으며, 메모리 반도체 설계 기술과의 균형있는 발전을 도모해야 한다. Xilinx에서 제공하는 Vivado 통합 환경 도구를 이용하여 짧은 시간에 큰 비용을 들이지 않고 프로세서를 Xilinx FPGA 반도체 칩에 구현할 수 있다. 본 논문에서는 레코드 자료구조를 지원하여 효율적으로 디지털 시스템을 설계할 수 있는 VHDL을 이용하여 32 비트 ARM 명령어를 실행할 수 있는 파이프라인식 비순차실행 수퍼스칼라 프로세서를 설계하였다. Vivado에서 광범위한 시뮬레이션을 수행한 후에, Xilinx FPGA로 합성, 구현 및 로직아날라이저로 검증하였다. 그 결과, 파이프라인식 비순차실행 수퍼스칼라 프로세서가 FGPA에서 성공적으로 동작하였다.

Abstract ▼ AI-Helper

Domestically, the importance of system semiconductor design is increasing, and the balanced development with the high-end memory semiconductors should be promoted. Using Xilinx Vivado as a development enivronment tool, it reduces time and cost dramatically in implementing the processor on FPGA. In this paper, the VHDL language which provides record data structure for an efficient digital system design is used for designing a pipelined out-of-order superscalar processor. It has been simulated extensively, synthesized and implemented on FPGA and verified by Integrated Logic Analyzer. As a result, the pipelined out-of-order superscalar processor could be executed successfully.

주제어

표/그림 (7)

그림 그림 1. 파이프라인식 비순차실행 수퍼스칼라 프로세서의 블럭도 Fig. 1. Block diagram of the pipelined out-of-order superscalar processor
그림 그림 2. 수퍼스칼라 프로세서의 시뮬레이션 결과 Fig. 2. Simulation result of the superscalar processor
그림 그림 3. 합성된 수퍼스칼라 프로세서 Fig. 3. Synthesized superscalar processor
표 표 1. 설계된 수퍼스칼라 프로세서의 명령어 집합 Table 1. The instruction set of the designed superscalar processor
그림 그림 4. FPGA에 구현된 파이프라인식 비순차실행 수퍼스칼라 프로세서 Fig. 4. FPGA implemented pipelined out-of-order superscalar processor
그림 그림 5. 휴인스전자의 easySoC PYNQ 보드 Fig. 5. easySoC PYNQ board of Huins Inc.
그림 그림 6. 수퍼스칼라 프로세서의 Vivado Integrated Logic Analyzer의 파형 Fig. 6. Superscalar processor waveform of Vivado Integrated Logic Analyzer

AI 본문요약
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문제 정의

본 논문에서는 Vivado 환경에서 VHDL을 이용하여 19 개의 명령어를 실행할 수 있는 파이프라인식 수퍼스칼라 프로세서를 설계, FPGA로 구현 및 검증하였다. 주어진 ARM 프로그램을 실행시키고 로직 아날라이저로 측정한 결과, 올바르게 동작하는 것을 확인할 수 있었다.

제안 방법

그러나, 합성 후에는 신호들의 이름이 바뀌거나 버스 신호가 분리되기 때문에 두 번째 방법이 적절치가 않다. 따라서, 본 논문에서는 ILA 코어를 설계에 포함시키는 첫 번째 방법을 채택하였다.
명령어 메모리는 검증을 위한 수퍼스칼라 프로세서 프로그램을 64 비트 16 진수 기계어로 작성하여 COE 파일로 적재하여 초기화했다. 그리고 로직아날라이저를 통한 검증을 위하여 ILA 코어를 포함시켰다.
본 논문에서는 VHDL을 이용하여 싸이클 당 2 개의 명령어를 실행하고 6 단계 파이프라인을 갖는 32 비트 비순차실행 수퍼스칼라 프로세서를 설계하였으며, FPGA에 구현하고 검증하였다. 본 프로세어의 설계에서 명령어 집합으로 임베디드 시스템에 널리 쓰이는 ARM을 채택하였다.
2015년 Intel의 Skylake, Kaby Lake, Coffee Lake 등을 포함한 후속 세대 프로세서는 계속해서 수퍼스칼라 설계를 개선해 왔다. 수퍼스칼라 코어 프로세서는 싸이클 당 4 개에서 6 개의 명령어를 실행하였고, 4 개, 6 개, 8 개의 코어를 이용하여 멀티코어프로세서 시스템을 구성했다.
2011년 Intel의 Sandy Bridge 마이크로아키텍처는 수퍼스칼라 프로세서를 크게 개선했다. 싸이클 당 4 개의 명령어를 실행했으며, 향상된 분기 예측 및 보다 효율적인 비순차적 실행 엔진이 특징으로 쿼드코어를 구성했다. 2013년 Intel의 Haswell 마이크로아키텍처는 수퍼스칼라 프로세서를 더욱 향상시켰다.

대상 데이터

2020년의 ARM 아키텍처를 기반으로 하는 Apple의 M1칩에 장착된 수퍼 스칼라 프로세서는 싸이클 당 8 개의 명령어 처리가 특징이다. M1 칩은 고급 명령 스케줄링, 비순차적 실행, 개선된 분기 예측 기능을 갖춘 8 개의 수퍼스칼라 코어로 멀티코어 프로세서를 구축했다.
RTL 분석 결과, 본 프로세서는 58 개의 Cell, 10 개의 I/O Port, 12,438 개의 Nets로 구성됐다. 합성에 4분 31초, 구현에 10분 7초가 소요되었다.
에뮬레이션을 위하여 easySoC PYNQ에서 제공되는 100MHz 클럭을 이용하였다. 검증에 필요한 노드의 신호들로 프로그램 카운터, 32 비트 명령어 2 개, 메모리에서 읽은 32 비트 데이터, 메모리에 기록하는 32 비트 데이터, ALU에서 계산한 32 비트 값 2 개, 재배열버퍼의 헤드포인터와 테일포인터를 선택하였다.
본 논문에서는 VHDL을 이용하여 싸이클 당 2 개의 명령어를 실행하고 6 단계 파이프라인을 갖는 32 비트 비순차실행 수퍼스칼라 프로세서를 설계하였으며, FPGA에 구현하고 검증하였다. 본 프로세어의 설계에서 명령어 집합으로 임베디드 시스템에 널리 쓰이는 ARM을 채택하였다.
그림 6에 수퍼스칼라 프로세서가 실행되는 ILA (Integrated Logic Analyzer) 결과 파형을 나타냈다. 에뮬레이션을 위하여 easySoC PYNQ에서 제공되는 100MHz 클럭을 이용하였다. 검증에 필요한 노드의 신호들로 프로그램 카운터, 32 비트 명령어 2 개, 메모리에서 읽은 32 비트 데이터, 메모리에 기록하는 32 비트 데이터, ALU에서 계산한 32 비트 값 2 개, 재배열버퍼의 헤드포인터와 테일포인터를 선택하였다.
그림 5에 본 연구의 FPGA 구현 및 실행에 이용된 보드인 국내 휴인스전자의 easySoC PYNQ를 나타냈다. 이 보드에 탑재된 FPGA 보드는 Ultra96-V2이고 FPGA 소자는 xczu3eg-svba484-1-i이다.
이상 살펴본 바와 같이, 오늘날 서버와 데스크탑 컴퓨터, 스마트폰 및 비롯한 여러 가지 임베디드 장치에 멀티코어프로세서를 활용하고 있으며, 이러한 멀티코어프로세서를 구성하는 기본 프로세서 코어단위는 모두 수퍼스칼라 프로세서이다.
그림 3에 합성된 수퍼스칼라 프로세서의 회로도를 나타냈다. 최상위 레벨 회로도에서 명령어 메모리와 데이터 메모리는 Vivado의 IP-Catalog에서 제공하는 Distributed Memory Generator를 통해 각각 ROM과 Single Port RAM으로 구성했다.

성능/효과

2 장에서 수퍼스칼라 프로세서 구조의 특징과 아울러 명령어 및 파이프라인 단계별 동작을 살펴 고찰한다. 3 장에서 수퍼스칼라 프로세서의 구현 환경 및 FPGA 합성을 자세히 살펴보며, 4 장에서 FPGA에 대한 로직아날라이저 검증 결과를 보이고, 5 장에서 결론을 맺는다.
만일 피연산자가 준비되었으면, 그것을 기다리는 모든 예약스테이션에 공급한다. 모든 피연산자가 준비된 명령어는 순서와 상관없이 각 예약스테이션과 결합된 연산유닛에서 매 싸이클 당 2 개의 연산을 실행할 수 있으므로 수퍼스칼라 비순차실행이 가능하다.
2013년 Intel의 Haswell 마이크로아키텍처는 수퍼스칼라 프로세서를 더욱 향상시켰다. 싸이클 당 4 개의 명령어를 처리하고 분기 예측 기능이 개선되었으며, 비순차 실행 엔진이 최적화되었다. 2015년 Intel의 Skylake, Kaby Lake, Coffee Lake 등을 포함한 후속 세대 프로세서는 계속해서 수퍼스칼라 설계를 개선해 왔다.
이 값들을 관찰한 결과, 본 연구에서 설계한 파이프라인 방식의 32 비트 파이프라인식 비순차실행 수퍼스칼라 프로세서가 프로그램을 올바르게 실행하는 것을 확인하였다.
합성 결과, LUT 53%, LUTRAM 3%, FF 9%, BRAM 3%, DSP 1%, IO 12%, BUFG 12%가 소요되었다. 전력 분석 결과, 총 0.283 W가 소모되었다. 타이밍 분석 결과, 최장 셋업 시간이 14.
본 논문에서는 Vivado 환경에서 VHDL을 이용하여 19 개의 명령어를 실행할 수 있는 파이프라인식 수퍼스칼라 프로세서를 설계, FPGA로 구현 및 검증하였다. 주어진 ARM 프로그램을 실행시키고 로직 아날라이저로 측정한 결과, 올바르게 동작하는 것을 확인할 수 있었다.
283 W가 소모되었다. 타이밍 분석 결과, 최장 셋업 시간이 14.2ns, 홀드 타임이 0.035ns, 펄스폭이 24.4 ns로 측정되었다.
그림 4에 FPGA로 구현된 수퍼스칼라 프로세서를 나타내고 있다. 합성 결과, LUT 53%, LUTRAM 3%, FF 9%, BRAM 3%, DSP 1%, IO 12%, BUFG 12%가 소요되었다. 전력 분석 결과, 총 0.

후속연구

대한민국은 메모리 반도체 설계 및 공정 기술이 세계 최고의 수준이지만, 시스템반도체 중에서 특히 프로세서 설계는 아직 그렇지 못한 형편이다. 따라서 최근 각광을 받고 있는 인공지능 반도체와 아울러, 멀티코어 프로세서의 기본단위인 범용 수퍼스칼라 프로세서 설계 분야에 대한 연구를 활발히 하고 박차를 가할 필요가 있다.
추후로, FPGA로 검증된 본 프로세서를 Synopsys사의 Design Compiler를 비롯한 Front-End와 Back-End 도구를 이용하여, 국내의 반도체 교육기관인 IDEC을 통하여 ASIC 칩으로 구현할 예정이다.

참고문헌 (5)

ARM Architecure Reference Manual,？http://infocenter.arm.com/help/index.jsp?topic/com.arm.doc.subset.architecture.reference/index.html
J. L. Hennessy, and D. A. Patterson, "Computer？Architecture A Quantitative Approach", 6th Edition;？2018. ISBN:978-012-811905-1
S. L. Harris, and D. M. Harris, "Digital Design and？Computer Architecture ARM Edition", Elsevier Korea？LLC, 2016.？DOI:https://doi.org/10.1016/C2018-O-14352-8
J. Lee, "Design and Simulation of ARM Processor？using VHDL", Journal of The Institute of Internet,？Broadcasting and Communication, Vol. 18, No. 5, pp.？229-235, Oct 2018.？DOI:https://doi.org/10.7236/JIIBC.2018.18.5.229

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R. M. Tomasulo, "An Efficient Algorithm for Exploiting？Multiple Arithmetic Units", IBM Journal of Research？and Development, Vol. 11, Issue. 1, Jan 1967, pp.？25-33. DOI:https://doi.org/10.1147/rd.111.0025

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용어 설명 출처 목록 (6)

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