[논문]디지털 스위칭 노이즈를 감소시킨 베타선 센서 설계

김영희; 김홍주; 차진솔; 황창윤; 이동현; 라자 무하마드 살만; 박경환; 김종범; 하판봉

doi:10.17661/jkiiect.2020.13.5.403

디지털 스위칭 노이즈를 감소시킨 베타선 센서 설계
A Study on the Design of a Beta Ray Sensor Reducing Digital Switching Noise 원문보기

한국정보전자통신기술학회논문지 = Journal of Korea institute of information, electronics, and communication technology, v.13 no.5, 2020년, pp.403 - 411

김영희 (Department of Electronic Engineering, Changwon National University) , 김홍주 (Department of Electronic Engineering, Changwon National University) , 차진솔 (Department of Electronic Engineering, Changwon National University) , 황창윤 (Department of Smart Manufacturing Engineering, Changwon National University) , 이동현 (Department of Smart Manufacturing Engineering, Changwon National University) , 라자 무하마드 살만 (Department of Electronic Engineering, Changwon National University) , 박경환 (Electronics and Telecommunications Research Institute) , 김종범 (Korea Atomic Energy Research Institute) , 하판봉 (Department of Electronic Engineering, Changwon National University)

초록
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기존에 진성난수 생성기를 위한 베타선 센서 회로의 아날로그 회로와 비교기 회로에 사용되는 파워와 그라운드 라인은 서로 공유하므로 비교기 회로의 디지털 스위칭에 의해 발생되는 파워와 그라운드 라인에서의 전압강하가 CSA를 포함한 아날로그 회로의 출력 신호 전압이 감소하는 원인이었다. 그래서 본 논문에서는 디지털 스위칭 노이즈의 source인 비교기 회로에 사용되는 파워와 그라운드 라인을 아날로그 회로의 파워와 그라운드 라인과 분리하므로 CSA(Charge Sensitive Amplifier) 회로를 포함한 아날로그 회로의 출력신호전압이 감소되는 것을 줄였다. 그리고 VREF(=1.195V) 전압을 VREF_VCOM과 VREF_VTHR 전압으로 변환해주는 전압-전압 변환기 회로는 PMOS current mirror를 통해 IREF를 구동할 때 PMOS current mirror의 드레인 전압이 다른 경우 5.5V의 고전압 VDD에서 channel length modulation effect에 의해 각각의 current mirror를 통해 흐르는 구동 전류가 달라져서 VREF_VCOM과 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 본 논문에서는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 down되지 않도록 하였다.

Abstract ▼ AI-Helper

Since the analog circuit of the beta ray sensor circuit for the true random number generator and the power and ground line used in the comparator circuit are shared with each other, the power generated by the digital switching of the comparator circuit and the voltage drop at the ground line was the cause of the decreasein the output signal voltage drop at the analog circuit including CSA (Charge Sensitive Amplifier). Therefore, in this paper, the output signal voltage of the analog circuit including the CSAcircuit is reduced by separating the power and ground line used in the comparator circuit, which is the source of digital switching noise, from the power and ground line of the analog circuit. In addition, in the voltage-to-voltage converter circuit that converts VREF (=1.195V) voltage to VREF_VCOM and VREF_VTHR voltage, there was a problem that the VREF_VCOM and VREF_VTHR voltages decrease because the driving current flowing through each current mirror varies due to channel length modulation effect at a high voltage VDD of 5.5V when the drain voltage of the PMOS current mirror is different when driving the IREF through the PMOS current mirror. Therefore, in this paper, since the PMOS diode is added to the PMOS current mirror of the voltage-to-voltage converter circuit, the voltages of VREF_VCOM and VREF_VTHR do not go down at a high voltage of 5.5V.

주제어

표/그림 (9)

그림 그림 1. 비교기 회로 (a) 차동증폭기를 이용한 경우 (b) folded cascode CMOS OPAMP를 이용한 경우. Fig. 1. Comparator circuit: (a) in case of using differential amplifier and (b) in case of using folded cascode CMOS OPAMP.
그림 그림 2. 그림 1(b)의 비교기 회로를 사용한 베타선 센서 회로의 모의실험 결과 (a) pre-layout (b) post-layout. Fig. 2. Simulation results of beta-ray sensor circuit using the comparator circuit of Fig. 1(b): (a) pre-layout and (b) post-layout.
그림 그림 3. 디지털 파워와 그라운드인 VIO/VSSD 라인을 사용한 비교기 회로. Fig. 3. Comparator circuit with digital power and ground VIO/VSSD lines.
그림 그림 4. npn BJT를 사용한 BGR 회로도[10][11]. Fig. 4. BGR circuit diagram using npn BJT[10][11].
그림 그림 5. 기존의 전압-전류 변환기 회로[12]. Fig. 5. Conventional voltage-to-current converter circuit [12].
그림 그림 6. 전류-전압 변환기를 이용하여 설계한 전압-전압 변환기 회로. Fig. 6. Voltage-to-voltage converter circuit designed using current-to-voltage converter: (a) when the channel length modulation effect is large and (b) when the channel length modulation effect is small.
그림 그림 7. 그림 6(a)의 전압-전압 변환기 회로를 이용하여 설계된 출력 전압의 모의실험 결과 (a) VREF_OUT (b) VREF_VTHR (c) VREF_VCOM. Fig. 7. Simulation result of the output voltage designed using the voltage-to-voltage converter circuit of Fig. 6(a): (a) VREF_OUT, (b) VREF_VTHR and (c) VREF_VCOM.
그림 그림 8. 비교기에 디지털 파워와 그라운드인 VIO/VSSD 라인으로 사용한 베타선 센서 회로의 post-layout 모의실험 결과 (a) 기존 회로 (b) 제안된 회로. Fig. 8. Post-layout simulation results of a beta ray sensor circuit using a digital power and ground VIO/VSSD lines in a comparator (a) conventional circuit (b) proposed circuit.
그림 그림 9. 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하여 모의실험한 결과 (a) VREF_OUT (b) VREF_VTHR (c) VREF_VCOM. Fig. 9. Simulation results of adding a PMOS diode to the PMOS current mirror of the voltage-to-voltage converter circuit: (a) VREF_OUT, (b) VREF_VTHR, and (c) VREF_VCOM.

AI 본문요약
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가설 설정

6. Voltage-to-voltage converter circuit designed using current-to-voltage converter: (a) when the channel length modulation effect is large and (b) when the channel length modulation effect is small.

제안 방법

MP4|이다. 그래서 OPAMP의 출력 스윙 전압은 차동 증폭기 출력 스윙 전압보다 더 크므로 본 논문에서는 비교기 회로의 입력단 회로로 folded cascode CMOS OPAMP 회로를 사용하였다.
5V의 고전압 VDD에서 channel length modulation 효과에 의해 각각의 current mirror를 통해 흐르는 전류가 달라지므로 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 VREF를 VREF_VCOM과 VREF_VTHR로 변환해주는 전압-전압 변환기회로의 PMOS current mirror에 PMOS 다이오드를 각각 추가하므로 PMOS current mirror의 드레인-소스 전압인 |VDS|를 줄여서 channel length modulation 효과에 의한 영향을 줄이도록 설계하였다. 그리고 0.
분석 결과 비교기 회로를 레이아웃상에서 제외시켰을 때 CSA의 신호전압 △Vs가 증가하는 것을 확인하였다. 그래서 디지털 회로인 비교기 회로의 내부 노드들이 스위칭하는 경우 디지털 스위칭 노이즈가 아날로그 회로의 파워와 VSS 라인을 통해 피드백 되어 CSA 회로의 출력 신호인 CSA_OUT의 신호전압 △Vs가 줄어드는 것으로 판단하였으며, 본 논문에서는 그림3에서 보는바와 같이 비교기 회로에 사용되는 전압원과 그라운드 라인을 아날로그 회로의 VDD/VSS 라인과 분리하여 디지털 파워와 그라운드인 VIO/VSSD 라인으로 사용하였다.
그래서 본 논문에서는 CMOS 베타선 센서 회로의 비교기에 사용되는 전압원과 그라운드 라인을 아날로그 회로(CSA 회로, voltage follower, 미분기 회로와 적분기 회로)의 VDD/VSS 라인과 분리하여 디지털 파워와 그라운드인 VIO/VSSD 라인으로 분리하였다. 이렇게 디지털 회로와 아날로그 회로에 사용되는 파워와 그라운드 라인을 분리하므로 베타선에 의해 발생된 전하가 CSA로 입력되어 아날로그 회로의 최종단인 적분기의 출력 신호에 short pulse가 나타나는 경우 이 적분기 출력 신호가 VTHR 전압보다 낮을때에는 비교기 회로가 스위칭 하면서 VIO와 VSSD에 발생되는 스위칭 노이즈가 아날로그 회로의 VDD와 VSS에 피드백 되는 것을 차단하므로 아날로그 회로가 안정적으로 동작하도록 하였다.
8mV로 줄어드는 문제가 있다. 그래서 본 논문에서는 베타선 센서 회로에서 아날로그 회로의 VDD/VSS 라인은 그대로 사용하는 대신 비교기 회로에서는 디지털 파워와 그라운드인 VIO/VSSD 라인을 사용하므로 CSA 회로를 포함하는 아날로그 회로의 신호전압이 안정적으로 출력되도록 하였다. CSA의 출력 전압은 아날로그 회로와 디지털 회로의 파워와 그라운드 라인을 공유하는 경우 25.
이렇게 디지털 회로와 아날로그 회로에 사용되는 파워와 그라운드 라인을 분리하므로 베타선에 의해 발생된 전하가 CSA로 입력되어 아날로그 회로의 최종단인 적분기의 출력 신호에 short pulse가 나타나는 경우 이 적분기 출력 신호가 VTHR 전압보다 낮을때에는 비교기 회로가 스위칭 하면서 VIO와 VSSD에 발생되는 스위칭 노이즈가 아날로그 회로의 VDD와 VSS에 피드백 되는 것을 차단하므로 아날로그 회로가 안정적으로 동작하도록 하였다. 그리고 비교기 회로는 차동증폭기를 사용하는 대신 출력 스윙 전압이 큰 folded cascode CMOS OPAMP를 사용하였다. 또한 VREF를 VREF_VCOM과 VREF_VTHR로 변환해주는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 각각 추가하므로 PMOS current mirror의 드레인-소스 전압인 |VDS|를 줄여서 channel length modulation 효과에 의한 영향을 줄이도록 설계하였다.
디지털 회로인 비교기 회로의 내부 노드들이 스위칭하는 경우 디지털 스위칭 노이즈가 아날로그 회로의 파워와 VSS 라인을 통해 피드백 되어 CSA 회로의 출력 신호인 CSA_OUT의 신호전압이 줄어드는 문제를 개선하기 위해 비교기 회로에 사용되는 파워와 그라운드 라인을 디지털 파워와 그라운드인 VIO/VSSD 라인으로 사용하였다. 그렇게 변경한 결과 VDD=VIO=5V, typical 모델 파라미터, Temp.
그리고 비교기 회로는 차동증폭기를 사용하는 대신 출력 스윙 전압이 큰 folded cascode CMOS OPAMP를 사용하였다. 또한 VREF를 VREF_VCOM과 VREF_VTHR로 변환해주는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 각각 추가하므로 PMOS current mirror의 드레인-소스 전압인 |VDS|를 줄여서 channel length modulation 효과에 의한 영향을 줄이도록 설계하였다. 설계된 CMOS 베타선 센서 회로는 0.
35㎛ CMOS 공정을 이용하였으며, 아날로그와 디지털 파워를 분리시킨 결과 post-layout simulation을 통해 CSA 회로, 미분기 회로와 적분기 회로와 같은 아날로그 회로의 출력 신호가 증가하는 것을 확인하였다. 또한 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 down되지 않도록 하였다.
그림 6. 전류-전압 변환기를 이용하여 설계한 전압-전압 변환기 회로.

성능/효과

9mV, 113mV, 0.598V로 그림8(a)의 HSPICE 모의실험 결과인 25.8mV, 109mV, 0.414V보다 증가한 것을 볼 수 있다.
=25℃에서 비교한 것이다. 그림 2(b)의 post-layout 모의실험 결과에서 보는바와 같이 CSA의 출력 신호인 CSA_OUT는 그림 2(a)의 pre-layout 모의실험 결과보다 신호전압이 줄어들었고 노이즈가 많이 포함된 것을 볼 수 있다. 분석 결과 비교기 회로를 레이아웃상에서 제외시켰을 때 CSA의 신호전압 △Vs가 증가하는 것을 확인하였다.
그래서 본 논문에서는 베타선 센서 회로에서 아날로그 회로의 VDD/VSS 라인은 그대로 사용하는 대신 비교기 회로에서는 디지털 파워와 그라운드인 VIO/VSSD 라인을 사용하므로 CSA 회로를 포함하는 아날로그 회로의 신호전압이 안정적으로 출력되도록 하였다. CSA의 출력 전압은 아날로그 회로와 디지털 회로의 파워와 그라운드 라인을 공유하는 경우 25.8mV이지만 분리하는 경우 39.9mV로 증가하는 것을 확인하였다.
그래서 VREF를 VREF_VCOM과 VREF_VTHR로 변환해주는 전압-전압 변환기회로의 PMOS current mirror에 PMOS 다이오드를 각각 추가하므로 PMOS current mirror의 드레인-소스 전압인 |VDS|를 줄여서 channel length modulation 효과에 의한 영향을 줄이도록 설계하였다. 그리고 0.35㎛ CMOS 공정을 이용하여 설계된 CMOS 베타선 센서 회로는 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 감소되지 않는 것을 확인하였다.
그림 2(b)의 post-layout 모의실험 결과에서 보는바와 같이 CSA의 출력 신호인 CSA_OUT는 그림 2(a)의 pre-layout 모의실험 결과보다 신호전압이 줄어들었고 노이즈가 많이 포함된 것을 볼 수 있다. 분석 결과 비교기 회로를 레이아웃상에서 제외시켰을 때 CSA의 신호전압 △Vs가 증가하는 것을 확인하였다. 그래서 디지털 회로인 비교기 회로의 내부 노드들이 스위칭하는 경우 디지털 스위칭 노이즈가 아날로그 회로의 파워와 VSS 라인을 통해 피드백 되어 CSA 회로의 출력 신호인 CSA_OUT의 신호전압 △Vs가 줄어드는 것으로 판단하였으며, 본 논문에서는 그림3에서 보는바와 같이 비교기 회로에 사용되는 전압원과 그라운드 라인을 아날로그 회로의 VDD/VSS 라인과 분리하여 디지털 파워와 그라운드인 VIO/VSSD 라인으로 사용하였다.
또한 VREF를 VREF_VCOM과 VREF_VTHR로 변환해주는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 각각 추가하므로 PMOS current mirror의 드레인-소스 전압인 |VDS|를 줄여서 channel length modulation 효과에 의한 영향을 줄이도록 설계하였다. 설계된 CMOS 베타선 센서 회로는 0.35㎛ CMOS 공정을 이용하였으며, 아날로그와 디지털 파워를 분리시킨 결과 post-layout simulation을 통해 CSA 회로, 미분기 회로와 적분기 회로와 같은 아날로그 회로의 출력 신호가 증가하는 것을 확인하였다. 또한 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.
한편 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드(MP7, MP8, MP9와 MP10)를 각각 추가하여 all corner 모의실험 조건에서 HSPICE로 모의실험한 결과 그림 9에서 보는바와 같이 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 점선원으로 표시한 부분에서와 같이 감소되지 않는 것을 확인하였다.

질의응답

핵심어	질문	논문에서 추출한 답변
	PMOS current mirror를 통해 IREF를 구동 시 VREF_VTHR 전압 감소 현상을 해결하기 위해 어떤 조치를 취하였는가?	5V의 고전압 VDD에서 channel length modulation 효과에 의해 각각의 current mirror를 통해 흐르는 전류가 달라지므로 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 VREF를 VREF_VCOM과 VREF_VTHR로 변환해주는 전압-전압 변환기회로의 PMOS current mirror에 PMOS 다이오드를 각각 추가하므로 PMOS current mirror의 드레인-소스 전압인 \|VDS\|를 줄여서 channel length modulation 효과에 의한 영향을 줄이도록 설계하였다. 그리고 0.
	베타선 센서 회로의 비교기 회로는 무엇을 요구하는가?	베타선 센서 회로의 비교기 회로는 BGR 회로를 이용한 VREF 발생 회로와 전압-전압 변환기 회로가 요구된다. 전압-전압 변환기 회로는 VREF 전압을 IREF 전류로 변환시키는 전압-전류 변환기 회로와 IREF를 이용하여 VREF_OUT, VREF_VCOM과 VREF_VTHR 전압을 발생시키는 저항 분배기 회로를 포함한다.
	CMOS 베타선 센서 회로는 어떻게 구성되는가?	CMOS 베타선 센서 회로는 CSA 회로, voltage follower, 미분기 회로, 적분기 회로와 비교기 회로 등으로 구성되어 있다[9]. CMOS 베타선 센서 회로의 미분기와 적분기 회로는 pulse shaper 역할을 하고, 비교기 회로는 적분기의 출력 신호와 VTHR (Threshold Voltage) 전압과 비교하여 PIN 다이오드에 베타선이 들어왔는지 감지한다[9].

참고문헌 (12)

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상세보기
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상세보기
Y. H. Kim et al., "A Study on the Design of a Beta Ray Sensor for True Random Number Generators," Journal of , Dec. 2019.
P. R. Gray and R. G. Meyer, Analysis and Design of Analog Integrated Circuits, 3rd ed., John Wiley and Sons Inc., 1993.
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Hongzhu Jin et al., "Design of Gate Driver Chip for Ionizer Modules with Fault Detection Function," Journal of IKEEE, pp. 132-139, March 2020.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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