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나노 MOSFETs의 게이트 누설 전류 노이즈 모델링
Noise Modeling of Gate Leakage Current in Nanoscale MOSFETs 원문보기

반도체디스플레이기술학회지 = Journal of the semiconductor & display technology, v.19 no.3, 2020년, pp.73 - 76  

이종환 (상명대학교 시스템반도체공학과)

Abstract ▼ AI-Helper 아이콘AI-Helper

The physics-based compact gate leakage current noise models in nanoscale MOSFETs are developed in such a way that the models incorporate important physical effects and are suitable for circuit simulators, including QM (quantum-mechanical) effects. An emphasis on the trap-related parameters of noise ...

주제어

#Compact Noise Model   #Quantum-Mechanical Effects   #Gate Leakage Current Noise   #BSIM  

AI 본문요약
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문제 정의

  • BSIM에는 게이트 누설 터널링 전류의 노이즈 모델과, 양자역학 효과 모델이 포함되어 있지 않고, 초박형(ultrathin) 산화물 MOSFET에서 더 이상 무시될 수 없다[2,6]. 본 논문의 물리 기반의 콤팩트 게이트 누설 전류 노이즈 모델은 중요한 물리적 효과 및 양자역학 효과를 포함하여 회로 시뮬레이터에 적합하게 개발되었다. 다양한 공정 기술의 변화에 대응하고 측정된 데이터에서 패러미터를 쉽게 추출할 수 있도록 트랩(trap) 관련 패러미터에 중점을 두어 노이즈 모델을 개발하고, BSIM 기반의 시뮬레이터에 성공적으로 구현하였다.
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질의응답

핵심어 질문 논문에서 추출한 답변
게이트 누설 전류의 1/f 노이즈 모델을 BSIM에 구현할 때 필요한 가정은 무엇인가? 게이트 누설 전류의 1/f 노이즈 모델을 BSIM에 구현할 때 다음과 같은 가정이 필요하다. 1) 병렬 트랩 전도도와 정전용량(capacitance)은 저주파에서 일정하며, 2) 캐리어 터널링은 준 페르미 레벨 주변의 트랩 레벨에 효과적이다. 따라서 게이트 누설 전류의 1/f 노이즈 모델은 다음과 같이 단순화할 수 있다[6][8].
CMOS의 발전은 어떤 결과를 가져왔는가? CMOS(complementary metal oxide semiconductor) 기술의 발전으로 MOSFET(MOS field effect transistor)의 공격적인 축소가 가능해 졌으며, 컴팩트 모델 (compact model) 개발에 대한 수요가 증가하고 있다. MOS 소자의 컴팩트 모델링은 디지털 및 아날로그 VLSI 회로의 CAD(computer-aided design)에 중요하다[1,2].
CMOS 소자 크기가 감소하면 어떤 단점이 생기는가? BSIM의 노이즈 모델은 서브 마이크론(sub-micron) 소자 특성을 예측할 수 있지만, 나노 미터 (nanometer)의 CMOS 소자의 특성 변화에 유연하게 대처할 수 있는 능력이 부족하여 새로운 모델 개발이 필요하다 [2]. 특히, CMOS 소자 크기가 감소하면 노이즈가 증가하기 때문에, 최신 CMOS 소자에 대한 정확하고 물리적인 노이즈 모델링이 필수적이다[6,7]. 게이트 산화물 두께의 축소로 인해 게이트 누설 터널링(gate leakage tunneling) 전류 노이즈의 영향이 상당히 중요해 지므로, 전체 노이즈 성능을 정확하게 예측하기 위해 포함되어야 한다[8].
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참고문헌 (10)

  1. Joardar K., Gullapalli K. K., McAndre C. C., Burnham M. E., and Wild A., "An Improved MOSFET Model for Circuit Simulation," IEEE Transactions on Electron Devices, Vol. 45, pp. 134-148, 1998. 

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  2. Chauhan Y. S., Karim M. A., Venugopalan S., Agarwal H., "BSIM6.0 MOSFET Compact Model," Technical Manual, 2013. 

  3. van Langevelde R., "MOS Model 11-Level 1100," Philips Electronics N.V., 2001 

  4. Enz. C. C., "MOS Transistor Modeling Dedicated to Low-Current and Low-Voltage Analog Circuit Design and Simulation," Presented at 6th Brazilian School of Microelectronics, 1996 

  5. Boothroyd A. R., Tarasewicz S. W., and Slaby C., "MISNAN - A Physically Based Continuous MOSFET Model for CAD Applications," IEEE Transactions on Electron Devices, Vol.10, pp.1512-1529, 1991 

  6. Lee J. H. and Hong D. K, "Charge-Based Quantum Correction Noise Model in Nanoscale MOSFET," Journal of Semiconductor Technology and Science," Vol. 19, pp.50-62, 2019 

  7. Deen M. J., Chen C. H., Asgaran S., Rezvani G. A., Tao J., and Kiyot Y., "High-Frequency Noise of Modern MOSFETs: Compact Modeling and Measurement Issues," IEEE Transactions on Electron Devices, Vol. 53, pp.2062-2081, 2006 

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  8. Lee J. H., "Noise model of Gate-Leakage Current in Ultrathin Oxide MOSFETs," IEEE Transactions on Electron Devices, Vol. 50, pp.2499-2506, 2003 

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  9. Lee J. H., Bosman G., Green K. R., and Ladwig D., "Model and Analysis of Gate Leakage Current in Ultrathin Nitrided Oxide MOSFETs," IEEE Transactions on Electron Devices, Vol. 49, pp.1232-1241, 2002 

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  10. Cao K. M., Lee W. C., Liu W., Jin X., Su P., Fung S. K. H., An J. X., Yu B., and Hu C., "BSIM4 Gate Leakage Model Including Source-Drain Partition," IEDM Technical Digests, pp.815-818, 2000. 

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