[논문]에너지 효율적인 FPGA 가속기 설계를 위한 하드웨어 및 소프트웨어 공동 설계 플랫폼

이동규; 박대진

doi:10.6109/jkiice.2021.25.1.20

에너지 효율적인 FPGA 가속기 설계를 위한 하드웨어 및 소프트웨어 공동 설계 플랫폼
Hardware and Software Co-Design Platform for Energy-Efficient FPGA Accelerator Design 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.25 no.1, 2021년, pp.20 - 26

이동규 (School of Electronic and Electrical Engineering, Kyungpook National University) , 박대진 (School of Electronic and Electrical Engineering, Kyungpook National University)

초록
AI-Helper

오늘날의 시스템들은 더 빠른 실행 속도와 더 적은 전력 소모를 위해 하드웨어와 소프트웨어 요소를 함께 포함하고 있다. 기존 하드웨어 및 소프트웨어 공동 설계에서 소프트웨어와 하드웨어의 비율은 설계자의 경험적 지식에 의해 나뉘었다. 설계자들은 반복적으로 가속기와 응용 프로그램을 재구성하고 시뮬레이션하며 최적의 결과를 찾는다. 설계를 변경하며 반복적으로 시뮬레이션하는 것은 시간이 많이 소모되는 일이다. 본 논문에서는 에너지 효율적인 FPGA 가속기 설계를 위한 하드웨어 및 소프트웨어 공동 설계 플랫폼을 제안한다. 제안하는 플랫폼은 가속기를 구성하는 주요 성분을 변수화해 응용 프로그램 코드와 하드웨어 코드를 자동으로 생성하여 설계자가 적절한 하드웨어 비율을 쉽게 찾을 수 있도록 한다. 공동 설계 플랫폼은 Xilinx Alveo U200 FPGA가 탑재된 서버에서 Vitis 플랫폼을 기반으로 동작한다. 공동 설계 플랫폼을 통해 1000개의 행을 가지는 두 행렬의 곱셈 연산 가속기를 최적화한 결과 응용프로그램보다 실행 시간이 90.7%, 전력 소모가 56.3% 감소하였다.

Abstract ▼ AI-Helper

Recent systems contain hardware and software components together for faster execution speed and less power consumption. In conventional hardware and software co-design, the ratio of software and hardware was divided by the designer's empirical knowledge. To find optimal results, designers iteratively reconfigure accelerators and applications and simulate it. Simulating iteratively while making design change is time-consuming. In this paper, we propose a hardware and software co-design platform for energy-efficient FPGA accelerator design. The proposed platform makes it easy for designers to find an appropriate hardware ratio by automatically generating application program code and hardware code by parameterizing the components of the accelerator. The co-design platform based on the Vitis unified software platform runs on a server with Xilinx Alveo U200 FPGA card. As a result of optimizing the multiplication accelerator for two matrices with 1000 rows, execution time was reduced by 90.7% and power consumption was reduced by 56.3%.

주제어

표/그림 (11)

그림 Fig. 1 Alveo U200 server platform
그림 Fig. 2 The application program compilation process using GCC and hardware synthesis process using Vitis platform
그림 Fig. 3 Accelerator design flow with Vitis platform
그림 Fig. 4 Concept of the Alveo FPGA and host processor
그림 Fig. 5 C++ based matrix multiplication accelerator algorithm
그림 Fig. 6 Kernel execution algorithm in host application
그림 Fig. 7 Execution flow of the software hardware co-design system
그림 Fig. 8 Concept of proposed platform for accelerator optimization
그림 Fig. 9 The program execution time according to the accelerator's row size
그림 Fig. 10 The number of LUTs according to the accelerator's size
그림 Fig. 11 Power consumption estimation according to the accelerator's size

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

본 논문에서는 소프트웨어와 하드웨어 합동 설계에서 에너지 효율적인 하드웨어를 찾기 위한 하드웨어 플랫폼을 제안하였다. 제안한 플랫폼은 하드웨어의 크기를 변수화하고, 변수에 따라 하드웨어를 기술하는 코드와 하드웨어를 실행하는 응용 프로그램의 코드를 반복적으로 재구성 및 실행함으로써 다양한 변수에서의 프로그램 실행 속도와 하드웨어 크기를 결과로 제공한다.
본 논문에서는 행렬 곱셈 연산을 예제로 제한된 상황에서 최적 에너지 효율을 가지는 가속기를 설계하기 위한 플랫폼을 제안한다. 제안하는 플랫폼은 가속기를 구성하는 요소를 변수화하여 입력되는 변수에 따라 가속기와 응용 프로그램을 재생성하고 하드웨어에 합성, 적재, 실행한다.

제안 방법

본 논문에서 제안한 플랫폼을 검증하기 위해 각 행과 열의 크기가 1000인 두 개의 행렬 곱셈 연산을 제안한 플랫폼과 하나의 프로세서에서 실행한 결과를 분석하였다. 제안한 플랫폼은 매개변수로 가속기가 한 번에 연산할 수 있는 정방 행렬의 행 크기를 이용하였다.
XRT(Xilinx runtime library)는 하드웨어 통신 계층을 추상화하여 하드웨어의 지식이 없어도 설계를 할 수 있도록 도와준다. 사용자는 함수의 형태로 하드웨어 제어를 더 추상화한 OpenCL API를 이용하여 소프트웨어 알고리즘과 하드웨어를 통합한 프로그램을 설계한다. Vitis 플랫폼은 FPGA에 적재될 하드웨어와 하드웨어의 통신 및 제어에 필요한 연결 드라이버, 클록 생성 블록, 구성 정보를 함께 생성한다.
보여준다. 제안하는 플랫폼에서는 가속기의 설계를 단순화해 하드웨어 크기를 쉽게 변수화하기 위해 하드웨어 기술 언어(hardware description language)로 C++을 사용했다. 가속기는 두 개의 행렬 데이터 matA, matB와 각 행렬의 행과 열 개수를 입력으로 받고 하나의 행렬 데이터 matC를 출력한다.
플랫폼을 제안한다. 제안하는 플랫폼은 가속기를 구성하는 요소를 변수화하여 입력되는 변수에 따라 가속기와 응용 프로그램을 재생성하고 하드웨어에 합성, 적재, 실행한다. 하드웨어를 쉽게 합성하고 적재하기 위해 우리는 FPGA(field-programmable gate array)를 이용한다.
제안하는 플랫폼은 다양한 크기의 행렬 곱셈 가속기를 생성하고, 알고리즘을 통해 큰 행렬을 연산하여 실행 시간과 하드웨어의 크기를 측정한다. 행렬 곱셈은 연산에 집중적인 작업이기 때문에 가속기의 성능을 확인할 수 있는 지표가 될 수 있다.
제안한 플랫폼은 매개변수로 가속기가 한 번에 연산할 수 있는 정방 행렬의 행 크기를 이용하였다. 그림 9 는 소프트웨어만으로 행렬 연산을 했을 때의 연산 시간과 행 크기 별 실행 시간을 나타내고, 그림 10은 행 크기별 FPGA의 LUT 사용량을 나타낸다.
제안하였다. 제안한 플랫폼은 하드웨어의 크기를 변수화하고, 변수에 따라 하드웨어를 기술하는 코드와 하드웨어를 실행하는 응용 프로그램의 코드를 반복적으로 재구성 및 실행함으로써 다양한 변수에서의 프로그램 실행 속도와 하드웨어 크기를 결과로 제공한다. 그 결과 프로그램을 실행하는데 필요한 전체 소모 전력을 예측할 수 있어 사용자가 에너지 효율적인 FPGA 하드웨어를 만들 수 있도록 도와준다.
제안한 하드웨어 가속기와 응용 프로그램은 변수화를 통해 가속기가 한 번에 처리할 수 있는 행렬의 크기와 응용 프로그램 알고리즘을 변경할 수 있다. 그림 8은 본 논문에서 제안하는 FPGA 최적화 플랫폼의 개념을 나타낸다.
효율적인 FPGA를 위한 플랫폼을 설계하기 위해 본 논문에서는 2개의 정방 행렬을 곱하는 하드웨어를 사용한다. 제안하는 플랫폼은 다양한 크기의 행렬 곱셈 가속기를 생성하고, 알고리즘을 통해 큰 행렬을 연산하여 실행 시간과 하드웨어의 크기를 측정한다.

대상 데이터

제안하는 플랫폼은 2개의 Intel Xeon Bronze 3204 프로세서와 RAM 16GB, Xilinx Alveo U200 FPGA 카드를 포함하는 그림 1의 서버에서 동작한다. Intel 사의 Xeon Bronze 3204 프로세서는 6개의 스레드와 1.

이론/모형

그림 11은 변수에 따른 전력 소모 예측이다. 전력 소모는 수식 (1)의 방법으로 예측하였다. Alveo U200이 동작할 때 소모되는 평균 전력(_)은 100W, Intel Xeon 3204 프로세서가 소모하는 평균 전력(_)은 85W, Alveo U200의 전체 LUT 개수 Ne 892, 000개이다.
제안하는 플랫폼은 가속기를 구성하는 요소를 변수화하여 입력되는 변수에 따라 가속기와 응용 프로그램을 재생성하고 하드웨어에 합성, 적재, 실행한다. 하드웨어를 쉽게 합성하고 적재하기 위해 우리는 FPGA(field-programmable gate array)를 이용한다. FPGA는 장치에서 제공하는 게이트 배열(gate array) 사이의 연결을 이용하여 하드웨어를 표현하는 집적 회로(integrated circuit)로 고정된 하드웨어인 ASIC (application-specific integrated circuit)에 비해 하드웨어를 합성하는 시간이 짧아 다양한 하드웨어를 합성하고 실행하는 플랫폼에 적합하다 [9, 10].

성능/효과

가속기가 소모하는 평균 전력이 LUT의 개수에 비례한다고 가정했을 때 전체 소모 전력은 가속기와 프로세서의 평균 전력을 더한 값에 실행 시간을 곱한 값이다. 예측 결과 하드웨어의 크기가 커질수록 전체 소모 전력은 줄어들지만 크기가 일정 이상이 되면 오히려 전력 소모가 늘어나는 것을 볼 수 있다. 실험 결과에서는 행의 크기가 14일 때 전체 전력 소모가 가장 작다.
그 결과 프로그램을 실행하는데 필요한 전체 소모 전력을 예측할 수 있어 사용자가 에너지 효율적인 FPGA 하드웨어를 만들 수 있도록 도와준다. 플랫폼에서 설계한 에너지 효율적인 FPGA 가속기의 실행 시간은 응용 프로그램만을 사용했을 때보다 90.7% 감소하였고, 전력 소모는 56.3% 감소하였다. 제안한 플랫폼은 하드웨어와 소프트웨어 코드의 비율을 적절하게 조절해 합동 설계를 효과적으로 할 수 있으므로 다양한 하드웨어 설계 분야에서 적용할 수 있을 것이다.

후속연구

3% 감소하였다. 제안한 플랫폼은 하드웨어와 소프트웨어 코드의 비율을 적절하게 조절해 합동 설계를 효과적으로 할 수 있으므로 다양한 하드웨어 설계 분야에서 적용할 수 있을 것이다. 추후 연구에서는 대규모 데이터를 실시간으로 처리하는 의료 IoT 분야에서 엣지 및 서버의 하드웨어 통합 가속 시스템에 제안하는 하드웨어 합동 설계 플랫폼을 적용할 것이다.
제안한 플랫폼은 하드웨어와 소프트웨어 코드의 비율을 적절하게 조절해 합동 설계를 효과적으로 할 수 있으므로 다양한 하드웨어 설계 분야에서 적용할 수 있을 것이다. 추후 연구에서는 대규모 데이터를 실시간으로 처리하는 의료 IoT 분야에서 엣지 및 서버의 하드웨어 통합 가속 시스템에 제안하는 하드웨어 합동 설계 플랫폼을 적용할 것이다.

참고문헌 (10)

C. Zhu, V. C. M. Leung, L. Shu, and E. C. -. Ngai, "Green Internet of Things for Smart World," IEEE Access, vol. 3, pp. 2151-2162, 2015.

상세보기
F. Samie, V. Tsoutsouras, L. Bauer, S. Xydis, D. Soudris, and J. Henkel, "Computation offloading and resource allocation for low-power IoT edge devices," 2016 IEEE 3rd World Forum on Internet of Things (WF-IoT), Reston, VA, pp. 7-12, 2016.
T. Pflanzner and A. Kertesz, "A survey of IoT cloud providers," 2016 39th International Convention on Information and Communication Technology, Electronics and Microelectronics (MIPRO), Opatija, pp. 730-735, 2016.
W. Shi and S. Dustdar, "The Promise of Edge Computing," in IEEE Computer, vol. 49, no. 5, pp. 78-81, May. 2016.

상세보기
F. Ge, N. Wu, H. Xiao, Y. Zhang, and F. Zhou, "Compact Convolutional Neural Network Accelerator for IoT Endpoint SoC," Electronics, vol. 8, no. 5, pp. 497, 2019.

상세보기
M. Wielgosz and M. Karwatowski, "Mapping Neural Networks to FPGA-Based IoT Devices for Ultra-Low Latency Processing," Sensors, vol. 19, no. 13, pp. 2981, 2019.

상세보기
D. Lee, J. Cho, and D. Park, "Efficient Partitioning of On-Cloud Remote Executable Code and On-Chip Software for Complex-Connected IoT," 2019 IEEE International Conference on Big Data and Smart Computing (BigComp), Kyoto, Japan, pp. 1-4, 2019.
K. S. Chatha and R. Vemuri, "An Iterative Algorithm for Hardware-Software Partitioning, Hardware Design Space Exploration and Scheduling," Design Automation for Embedded systems, vol. 5, pp. 281-293, 2000.
D. Lee, H. Moon, S. Oh, and D. Park, "mIoT: Metamorphic IoT Platform for On-Demand Hardware Replacement in Large-Scaled IoT Applications," Sensors, vol. 20, pp. 3337, 2020.
S. Sinha Roy, F. Turan, K. Jarvinen, F. Vercauteren, and I. Verbauwhede, "FPGA-Based High-Performance Parallel Architecture for Homomorphic Computing on Encrypted Data," 2019 IEEE International Symposium on High Performance Computer Architecture (HPCA), Washington, DC, USA, pp. 387-398, 2019.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증