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딥러닝을 하드웨어 가속기를 위한 저전력 BSPE Core 구현
Implementation of low power BSPE Core for deep learning hardware accelerators 원문보기

전기전자학회논문지 = Journal of IKEEE, v.24 no.3, 2020년, pp.895 - 900  

조철원 (Dept. of Computer Eng., Seokyeong University) ,  이광엽 (Dept. of Electronics and Computer Eng., Seokyeong University) ,  남기훈 (Dept. of Computer Eng., Seokyeong University)

초록
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본 논문에서 BSPE는 전력이 많이 소모되는 기존의 곱셈 알고리즘을 대체했다. Bit-serial Multiplier를 이용해 하드웨어 자원을 줄였으며, 메모리 사용량을 줄이기 위해 가변적인 정수 형태의 데이터를 사용한다. 또한, 부분 합을 더하는 MOA(Multi Operand Adder)에 LOA(Lower-part OR Approximation)를 적용해서 MOA의 자원 사용량 및 전력사용량을 줄였다. 따라서 기존 MBS(Multiplication by Barrel Shifter)보다 하드웨어 자원과 전력이 각각 44%와 42%가 감소했다. 또한, BSPE Core를 위한 hardware architecture design을 제안한다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this paper, BSPE replaced the existing multiplication algorithm that consumes a lot of power. Hardware resources are reduced by using a bit-serial multiplier, and variable integer data is used to reduce memory usage. In addition, MOA resource usage and power usage were reduced by applying LOA (Lo...

주제어

#Deep Learning   #quantization   #BSPE   #LOA   #Overlapping Computation  

표/그림 (10)

AI 본문요약
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문제 정의

  • 따라서, 딥러닝 하드웨어 가속기에서 MOA는 약 69%를 차지한다.[9] 본 논문의 MOA는 딥러닝 알고리즘의 성능에는 영향을 끼치지 않고 하드웨어 자원의 소모를 줄이기 위해 LOA를 적용해 MOA의 크기를 줄였다. 본 논문은 BSPE를 활용한 BSPE Core에서의 효율적인 연산을 위한 hardware design을 제안한다.
  • 본 논문에서는 저전력으로 딥러닝 알고리즘을 수행하는 BSPE Core를 제안한다. BSPE Core 내부에는 m개의 BSPE가 있어 최대 m개의 데이터를 이용해서 MAC 연산을 수행할 수 있다.
  • [9] 본 논문의 MOA는 딥러닝 알고리즘의 성능에는 영향을 끼치지 않고 하드웨어 자원의 소모를 줄이기 위해 LOA를 적용해 MOA의 크기를 줄였다. 본 논문은 BSPE를 활용한 BSPE Core에서의 효율적인 연산을 위한 hardware design을 제안한다.
  • 본 논문은 기존의 곱셈 알고리즘인 MBS보다 적은 하드웨어 자원과 전력을 소모하여 컨벌루션 연산을 수행하는 BSPE를 제시했다. MBS를 Bit-Serial Multiplier로 대체하고 MOA에 LOA를 적용해서하드웨어 자원과 전력 사용을 낮췄다.
  • 이러한 한계점을 보완하기 위해 본 논문에서는 BSPE(Bit-Serial Processing Element)를 제안한다.
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질의응답

핵심어 질문 논문에서 추출한 답변
모바일 또는 엣지 디바이스에서 딥러닝 어플리케이션을 수행할 때 한계점은? 모바일 또는 엣지 디바이스에서 딥러닝 어플리케이션을 수행하기에는 다양한 한계점이 있다. 하드웨어의 자원이 한정적이며, 전력 사용의 제한이 있다. 또한, 네트워크의 연결이 원활하지 않으며 계산집약적인 딥러닝 알고리즘을 수행하기에는 부담이 크다.
BSPE가 기존의 곱셈 알고리즘을 대체했을 때, 이에 대한 효과는? 본 논문에서 BSPE는 전력이 많이 소모되는 기존의 곱셈 알고리즘을 대체했다. Bit-serial Multiplier를 이용해 하드웨어 자원을 줄였으며, 메모리 사용량을 줄이기 위해 가변적인 정수 형태의 데이터를 사용한다. 또한, 부분 합을 더하는 MOA(Multi Operand Adder)에 LOA(Lower-part OR Approximation)를 적용해서 MOA의 자원 사용량 및 전력사용량을 줄였다. 따라서 기존 MBS(Multiplication by Barrel Shifter)보다 하드웨어 자원과 전력이 각각 44%와 42%가 감소했다. 또한, BSPE Core를 위한 hardware architecture design을 제안한다.
딥러닝 전용 하드웨어 가속기가 모바일 또는 엣지 디바이스에서 딥러닝 애플리케이션을 수행하기에 적합한 이유는? 위와 같은 한계점을 극복하기 위해 전용 하드웨어 가속기의 연구가 활발히 진행되고 있다. 딥러닝 전용 하드웨어 가속기는 GP-GPU(General Purpose computing on Graphics Processing Units)보다 자원 대비 연산 효율과 전성비가 좋아 모바일 또는 엣지 디바이스에서 딥러닝 애플리케이션을 수행하기에 적합하다.
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참고문헌 (12)

  1. C. W. Cho, G. Y. Lee, "Low power for deep learning hardware accelerators Bit-Serial Multiplier based Processing Element," IKEEE Conference, 2020. 

  2. C. W. Cho, G. Y. Lee, "Bit-Serial multiplier based Neural Processing Element with Approximate adder tree," International SoC Design Conference (ISOCC), 2020. 

  3. Mahdiani, Hamid Reza, et al. "Bio-inspired imprecise computational blocks for efficient VLSI implementation of soft-computing applications," IEEE Transactions on Circuits and Systems I: Regular Papers, Vol.57, No.4 pp.850-862, 2009. DOI: 10.1109/TCSI.2009.2027626 

    상세보기 crossref

  4. Abdelouahab, Kamel, Maxime Pelcat, and Francois Berry. "The challenge of multi-operand adders in CNNs on FPGAs: how not to solve it!," Proceedings of the 18th International Conference on Embedded Computer Systems: Architectures, Modeling, and Simulation. pp.157-160, 2018. DOI: 10.1145/3229631.3235024 

  5. Chen, Tianshi, et al. "Diannao: A small-footprint high-throughput accelerator for ubiquitous machinelearning," ACM SIGARCH Computer Architecture News, Vol.42, No.1, pp.269-284, 2014. DOI: 10.1145/2541940.2541967 

    상세보기 crossref

  6. Chen, Yu-Hsin, et al. "Eyeriss: An energyefficient reconfigurable accelerator for deep convolutional neural networks," IEEE journal of solidstate circuits, Vol.52, No.1 pp.127-138, 2016. DOI: 10.1109/JSSC.2016.2616357 

    상세보기 crossref

  7. Jouppi, Norman P., et al. "In-datacenter performance analysis of a tensor processing unit," Proceedings of the 44th Annual International Symposium on Computer Architecture, Vol.45, No.2, 2017. DOI: 10.1145/3140659.3080246 

  8. Lee, Jinmook, et al. "UNPU: A 50.6 TOPS/W unified deep neural network accelerator with 1b-to-16b fully-variable weight bit-precision," 2018 IEEE International Solid-State Circuits Conference-(ISSCC). IEEE, 2018. DOI: 10.1109/ISSCC.2018.8310262 

  9. Abdelouahab, Kamel, Maxime Pelcat, and Francois Berry. "The challenge of multi-operand adders in CNNs on FPGAs: how not to solve it!," Proceedings of the 18th International Conference on Embedded Computer Systems: Architectures, Modeling, and Simulation. pp.187-160, 2018. DOI: 10.1145/3229631.3235024 

  10. Park, Hyunbin, Dohyun Kim, and Shiho Kim. "Digital Neuron: A Hardware Inference Accelerator for Convolutional Deep Neural Networks," arXiv preprint arXiv:1812.07517, 2018. 

  11. Sharma, Hardik, et al. "Bit fusion: Bit-level dynamically composable architecture for accelerating deep neural network," 2018 ACM/IEEE 45th Annual International Symposium on Computer Architecture (ISCA). IEEE, 2018. DOI: 10.1109/ISCA.2018.00069 

  12. Alwani, Manoj, et al. "Fused-layer CNN accelerators," 2016 49th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO). IEEE, 2016. DOI: 10.5555/3195638.3195664 

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