[논문]GF(p) 상의 다중 체 크기를 지원하는 고성능 ECC 프로세서

최준영; 신경욱

doi:10.6109/jkiice.2021.25.3.419

[국내논문] GF(p) 상의 다중 체 크기를 지원하는 고성능 ECC 프로세서
A High-Performance ECC Processor Supporting Multiple Field Sizes over GF(p) 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.25 no.3, 2021년, pp.419 - 426

최준영 (School of Electronic Engineering, Kumoh National Institute of Technology) , 신경욱 (School of Electronic Engineering, Kumoh National Institute of Technology)

초록
AI-Helper

NIST FIPS 186-2에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)와 8 가지의 산술연산 동작모드 (ECPSM, ECPA, ECPD, MA, MS, MM, MI, MD)를 지원하는 고성능 타원곡선 암호 프로세서 HP-ECCP를 설계하였다. HP-ECCP가 부채널 공격에 내성을 갖도록 만들기 위해, 타원곡선 점 스칼라 곱셈에 사용되는 개인키의 해밍웨이트에 무관하게 점 덧셈과 점 두배 연산이 균일하게 수행되는 수정된 left-to-right 이진 알고리듬을 적용하여 설계했다. 또한, 타원곡선 점 연산에 핵심이 되는 모듈러 곱셈 연산의 고성능 하드웨어 구현을 위해 Karatsuba-Ofman 곱셈 알고리듬, Lazy 축약 알고리듬, Nikhilam 나눗셈 알고리듬을 적용하여 설계했다. HP-ECCP를 180 nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620,846 등가 게이트로 구현되었으며, 체 크기 256 비트의 ECPSM이 초당 2,200회 계산될 수 있는 것으로 평가되었다.

Abstract ▼ AI-Helper

A high-performance elliptic curve cryptography processor (HP-ECCP) was designed to support five field sizes of 192, 224, 256, 384 and 521 bits over GF(p) defined in NIST FIPS 186-2, and it provides eight modes of arithmetic operations including ECPSM, ECPA, ECPD, MA, MS, MM, MI and MD. In order to make the HP-ECCP resistant to side-channel attacks, a modified left-to-right binary algorithm was used, in which point addition and point doubling operations are uniformly performed regardless of the Hamming weight of private key used for ECPSM. In addition, Karatsuba-Ofman multiplication algorithm (KOMA), Lazy reduction and Nikhilam division algorithms were adopted for designing high-performance modular multiplier that is the core arithmetic block for elliptic curve point operations. The HP-ECCP synthesized using a 180-nm CMOS cell library occupied 620,846 gate equivalents with a clock frequency of 67 MHz, and it was evaluated that an ECPSM with a field size of 256 bits can be computed 2,200 times per second.

Keyword

표/그림 (6)

그림 Fig. 1 Pseudo code of Modified left-to-right binary algorithm
그림 Fig. 2 Pseudo code of modified double plus-minus right-shift (M-DPMRS) binary modular inversion algorithm
그림 Fig. 3 Architecture of HP-ECCP
그림 Fig. 4 State transition diagram of ECPSM operation
그림 Fig. 5 FPGA verification results of HP-ECCP
표 Table. 1 Comparison of ECC processors

AI 본문요약
AI-Helper

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문제 정의

모듈러 곱셈은 정수 곱셈과 모듈러 축약 (modular reduction) 연산의 두 단계로 구현될 수 있으며, 몽고메리 곱셈 [6], 카라추바-오프만 곱셈 알고리듬 (Karatsuba-Ofman multiplication algorithm; KOMA) [7] 등 다양한 알고리듬이 제안되고 있다. 본 논문에서는 ECC 기반의 다양한 공개키 암호 프로토콜의 고성능하드웨어 구현에 적합하도록 GF(p) 상의 다중 체 크기를 지원하는 고성능 ECC 프로세서를 설계하였다. NIST FIPS 186-2 [8]에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)를 지원하며, 고속 연산 구현을 위해 수정된 left-to-right 이진 알고리듬, KOMA, Lazy 축약 알고리듬 등 유한체 연산 알고리듬과 함께 자코비안 좌표계와 처드노프스키 자코비안 좌표계를 혼합하여 적용하였다.

제안 방법

본 논문에서는 ECC 기반의 다양한 공개키 암호 프로토콜의 고성능하드웨어 구현에 적합하도록 GF(p) 상의 다중 체 크기를 지원하는 고성능 ECC 프로세서를 설계하였다. NIST FIPS 186-2 [8]에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)를 지원하며, 고속 연산 구현을 위해 수정된 left-to-right 이진 알고리듬, KOMA, Lazy 축약 알고리듬 등 유한체 연산 알고리듬과 함께 자코비안 좌표계와 처드노프스키 자코비안 좌표계를 혼합하여 적용하였다.
처드노프스키 좌표계는 자코비안 좌표계와 동일한 변수를 사용하여 ^^와 같이 ^과 ^을 추가로 사용하여 5차원으로 표현되는 좌표계이며, 점 연산 수행 시 자코비안 좌표계보다 모듈러 곱셈 연산 횟수가 적다는 특징을 갖는다. 본 논문에서는 PA와 PD 연산을 고속으로 처리하기 위해 모듈러 역원연산을 필요로 하는 아핀 좌표계 대신 자코비안 좌표계와 처드노프스키 자코비안 좌표계를 사용했다.
모듈러 곱셈 알고리듬은 피연산자의 비트 크기의 제곱에 비례하여 하드웨어 면적이 커지는 곱셈기의 특성상 384 비트와 521 비트 곱셈기는 매우 많은 하드웨어 자원을 소모한다. 이를 고려하여 입력 비트가 264 비트로 고정된 곱셈기를 이용해 5 가지 체 크기의 모듈러 곱셈을 연산할 수 있도록체 크기에 따라 연산 과정을 다르게 적용하였다. 체 크기가 384 비트 이상인 경우의 내부 곱셈 연산을 위해 KOMA [7]을 사용하였으며, 정수 곱셈 연산 결과에 대한 모듈러 축약 연산을 위해 Lazy 축약 알고리듬 [12] 을이용하였다.
NIST FIPS 186-2에 정의된 소수체 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)를 지원하는 modified double plus-minus right-shift (M-DPMRS) 이진 모듈러 역원 알고리듬을 제안하며, 슈도코드는 그림 2와 같다. 문헌 [13]의 DPMRS 이진 모듈러 역원 알고리듬의 경우, 내부 변수를 홀수로 만드는 과정에서 하위 비트 쪽 0 의 개수가 2 이상인 경우에 1 비트 시프트 연산만을 반복하므로 비효율적이다.
문헌 [13]의 DPMRS 이진 모듈러 역원 알고리듬의 경우, 내부 변수를 홀수로 만드는 과정에서 하위 비트 쪽 0 의 개수가 2 이상인 경우에 1 비트 시프트 연산만을 반복하므로 비효율적이다. 본 논문의 M-DPMRS 이진 모듈러 역원 알고리듬은 내부 변수를 홀수로 만드는 과정에 그림 2의 단계-3~단계-8, 단계-32~단계-37, 단계-60~ 단계-66의 2 비트 시프트 연산에 대한 조건문을 추가하여 기존 알고리듬보다 모듈러 역원 연산이 효율적으로 처리되도록 하였다.
단계-2~단계-15는 입력된 제수가 저장되는 변수 가 짝수일 경우 그 값을 시프트 연산을 통해 홀수로 만드는 과정이며, 기존의 알고리듬과는 다르게 변수 의하위 2 비트의 값을 비교한 후 그 값이 0일 경우 오른쪽으로 2 비트 시프트 연산하는 과정을 추가하여 연산 속도를 높였다. 단계-16~단계-73의 전체적인 연산과정은 DPMRS 이진 모듈러 역원 알고리듬의 연산 과정과 유사하지만, 시프트 연산을 거친  혹은의 값을 홀수로 만드는 연산의 효율적인 처리를 위한 조건문을 추가하였다. mod 혹은 mod인 경우에, 기존의 알고리듬에서는  또는 에 대한 감산 혹은 가산 연산을 2회 수행하여 결과가 얻어지지만, 본 논문의 M- DPMRS 이진 모듈러 역원 알고리듬은 1회의 감산 혹은 가산 연산을 통해 동일한 결과가 얻어지도록 연산 과정을 줄였다.
NIST FIPS 186-2에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)를 지원하는 고성능 타원곡선 암호 프로세서 (HP-ECCP)를 설계하였으며, 내부 구조는 그림 3과 같다. HP-ECCP는 타원곡선 점 스칼라 곱셈 (ECPSM), 타원곡선 점 덧셈 (ECPA), 타 원곡선점 두배 (ECPD)의 타원곡선 점 연산과 모듈러 덧셈 (MA), 모듈러 뺄셈 (MS), 모듈러 곱셈 (MM), 모듈러 역원 (MI), 모듈러 나눗셈 (MD)의 모듈러 연산을 지원한다.
HP-ECCP는 타원곡선 점 스칼라 곱셈 (ECPSM), 타원곡선 점 덧셈 (ECPA), 타 원곡선점 두배 (ECPD)의 타원곡선 점 연산과 모듈러 덧셈 (MA), 모듈러 뺄셈 (MS), 모듈러 곱셈 (MM), 모듈러 역원 (MI), 모듈러 나눗셈 (MD)의 모듈러 연산을 지원한다. 자코비안 좌표계와 처드노프스키 자코비안 좌표계를 적용했으며, KOMA, Lazy 축약 알고리듬, Nikhilam 나눗셈 알고리듬을 적용하여 모듈러 곱셈을 구현하고, M-DPMRS 이진 모듈러 역원 알고리듬으로 모듈러 역원 연산을 구현했다.
본 설계에서는 입력 데이터 혹은 연산 중간 결과값의 저장을 위해 메모리 대신 레지스터를 사용하였다. 메모리를 통한 데이터 입·출력에 소모되는 클록 사이클이 모듈러 곱셈 연산에 소모되는 클록 사이클보다 많다는 분석을 토대로 점 스칼라 곱셈의 고속 연산이 가능하도록 메모리 없이 레지스터만 사용하여 설계하였다.
범용성이 높으면서도 고속으로 ECPSM 연산을 수행할 수 있는 고성능 ECC 프로세서를 설계하였다. HP- ECCP는 NIST FIPS 186-2에서 정의된 GF(p) 상의 5 가지 체 크기와 8 가지 산술연산 모드를 지원한다.

대상 데이터

ModInv 블록은 640 비트 캐리선택 가산기로 구성되며, 모듈러 역원 연산, 모듈러 덧셈 혹은 뺄셈 연산을 수행한다. 본 설계에서는 입력 데이터 혹은 연산 중간 결과값의 저장을 위해 메모리 대신 레지스터를 사용하였다. 메모리를 통한 데이터 입·출력에 소모되는 클록 사이클이 모듈러 곱셈 연산에 소모되는 클록 사이클보다 많다는 분석을 토대로 점 스칼라 곱셈의 고속 연산이 가능하도록 메모리 없이 레지스터만 사용하여 설계하였다.

이론/모형

본 논문에서는 전력 모니터링 공격이나 소요 시간 분석과 같은 부채널 공격 (side channel attack)에 대한 내성을 높이면서도 ECPSM 연산을 고속으로 수행하는 고성능 ECC 프로세서를 설계하기 위해 그림 1과 같은 수정된 left-to-right 이진 알고리듬 [9]을 사용하였다. 일 때 PD와 PA 연산을 수행할 경우, 그에 대한 연산 결과 값은 반드시 가 된다는 점을 이용하여 그림 1의 단계-1 연산을 수행하도록 하여 PD와 PA 연산에 소모되는 사이클을 줄였다.
모듈러 곱셈 연산을 위해 NIST FIPS 186-2에 정의된 소수 체 상의 5가지 체 크기 (192, 224, 256, 384, 521 비트)를 지원하는 모듈러 곱셈 알고리듬 [10]과 Nikhilam 나눗셈 알고리듬 [11]을 사용하였다. 모듈러 곱셈 알고리듬은 피연산자의 비트 크기의 제곱에 비례하여 하드웨어 면적이 커지는 곱셈기의 특성상 384 비트와 521 비트 곱셈기는 매우 많은 하드웨어 자원을 소모한다.
이를 고려하여 입력 비트가 264 비트로 고정된 곱셈기를 이용해 5 가지 체 크기의 모듈러 곱셈을 연산할 수 있도록체 크기에 따라 연산 과정을 다르게 적용하였다. 체 크기가 384 비트 이상인 경우의 내부 곱셈 연산을 위해 KOMA [7]을 사용하였으며, 정수 곱셈 연산 결과에 대한 모듈러 축약 연산을 위해 Lazy 축약 알고리듬 [12] 을이용하였다. Nikhilam 나눗셈 알고리듬은 [11]의 모듈러 곱셈 알고리듬의 연산 초기에 모듈러스 으로부터  값을 계산하기 위해 사용되며, 체 크기  비트에 대해  비트의 피제수와  비트의 제수를 입력받아 나눗셈 연산을 수행한다.
데이터 입력단계가 완료되면, iStart 신호에 의해  값 계산 단계로 천이된다. 모듈러 곱셈 연산에 사용되는  값은 Nikhilam 나눗셈 알고리듬 [11]을 기반으로 계산되며, 슈도코드 내부의 곱셈, 덧셈, 뺄셈 연산은 그림 3의 ModMul 블록에서 수행된다. 내부 곱셈 연산에 사용되는 베이스 값을 생성하는 BASE_SUB 상태와 ⌊^{}⌋의 몫을 연산하는 MU_DIV 상태로 이루어지며,  값은 모듈러스 값에 따라 고정되므로 ECPSM 연산 초기에 한 번만 계산되도록 하여 불필요한 연산시간을 제거함으로써 전체적인 연산성능을 향상시켰다.

성능/효과

일 때 PD와 PA 연산을 수행할 경우, 그에 대한 연산 결과 값은 반드시 가 된다는 점을 이용하여 그림 1의 단계-1 연산을 수행하도록 하여 PD와 PA 연산에 소모되는 사이클을 줄였다. 단계-3에서 PD 연산을 수행한 뒤 단계-4의 조건을 만족하면 실제 연산에 사용되는 변수 에 PA 연산 결과 값을 저장하고, 그렇지 않으면 연산에 사용되지 않는 변수 ^′에 연산 결과 값을 저장하여 개인키의 해밍 웨이트에 관계없이 PA 연산이 수행되도록 하여 부채널 공격에 대한 내성을 높였다. 또한, 점 연산의 결과 값을 변수  혹은 ^′에만 저장하고 입력으로 들어오는 점 의 값은 그대로 사용되므로 PA 연산 수행 시 불필요한 모듈러 곱셈 연산을 제거하여 연산에 소모되는 사이클을 줄였다.
단계-3에서 PD 연산을 수행한 뒤 단계-4의 조건을 만족하면 실제 연산에 사용되는 변수 에 PA 연산 결과 값을 저장하고, 그렇지 않으면 연산에 사용되지 않는 변수 ^′에 연산 결과 값을 저장하여 개인키의 해밍 웨이트에 관계없이 PA 연산이 수행되도록 하여 부채널 공격에 대한 내성을 높였다. 또한, 점 연산의 결과 값을 변수  혹은 ^′에만 저장하고 입력으로 들어오는 점 의 값은 그대로 사용되므로 PA 연산 수행 시 불필요한 모듈러 곱셈 연산을 제거하여 연산에 소모되는 사이클을 줄였다.
단계-16~단계-73의 전체적인 연산과정은 DPMRS 이진 모듈러 역원 알고리듬의 연산 과정과 유사하지만, 시프트 연산을 거친  혹은의 값을 홀수로 만드는 연산의 효율적인 처리를 위한 조건문을 추가하였다. mod 혹은 mod인 경우에, 기존의 알고리듬에서는  또는 에 대한 감산 혹은 가산 연산을 2회 수행하여 결과가 얻어지지만, 본 논문의 M- DPMRS 이진 모듈러 역원 알고리듬은 1회의 감산 혹은 가산 연산을 통해 동일한 결과가 얻어지도록 연산 과정을 줄였다.
모듈러 곱셈 연산에 사용되는  값은 Nikhilam 나눗셈 알고리듬 [11]을 기반으로 계산되며, 슈도코드 내부의 곱셈, 덧셈, 뺄셈 연산은 그림 3의 ModMul 블록에서 수행된다. 내부 곱셈 연산에 사용되는 베이스 값을 생성하는 BASE_SUB 상태와 ⌊^{}⌋의 몫을 연산하는 MU_DIV 상태로 이루어지며,  값은 모듈러스 값에 따라 고정되므로 ECPSM 연산 초기에 한 번만 계산되도록 하여 불필요한 연산시간을 제거함으로써 전체적인 연산성능을 향상시켰다.  값 계산이 완료되면 ECPSM 연산 단계로 천이된다.
모듈러 역원 연산은 그림 2의 슈도코드를 기반으로 수행되며, 역원 연산의 출력값을 이용한 모듈러 곱셈 연산이 진행된다. 마지막으로, 데이터 출력 단계에서는 ECPSM 결과인 와  좌표값을 출력하며, 이후 내부 레지스터를 초기화하고, IDLE 상태로 천이되어 대기한다.
그림 5-(b)는 FPGA 검증 결과의 화면캡처이며, 체 크기 256 비트인 경우의 ECPSM 연산결과를 보이고 있다. FPGA 에 구현된 HP-ECCP의 ECPSM 연산결과와 소프트웨어로 계산된 결과가 일치함을 확인할 수 있으며, 모든 체크기와 타원곡선에 대해 정상 동작을 확인하였다.
대한 연산을 수행할 수 있다. HP-ECCP를 180 nm CMOS 셀 라이브러리로 합성한 결과, 67 MHz에서 620, 846 등가 게이트로 구현되었으며, 최대 동작 주파수는 91 MHz로 평가되었다.
비교 대상인 문헌 [14]~[17]의 사례들은 256 비트 이하의 체 크기에 대한 ECPSM 연산을 지원하므로 응용 분야에 제약을 갖는다. 반면, 본 논문의 HP-ECCP는 NIST 186-2에 정의된 5가지 체 크기를 모두 지원하며, 또한 EC-DSA, EC-ElGamal, ECIES, EC-DH 등 다양한 ECC 프로토콜 구현에 필요한 8가지의 산술연산 모드를 지원하므로, 유용성이 매우 우수하다. 체 크기 256 비트인 경우의 ECPSM 연산에 447 usec가 소요되므로, 초당 2, 200회 정도 연산할 수 있어 ECC 프로토콜의 고성능하드웨어 구현에 적합한 것으로 평가된다.
HP- ECCP는 NIST FIPS 186-2에서 정의된 GF(p) 상의 5 가지 체 크기와 8 가지 산술연산 모드를 지원한다. 180nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620, 846 등가 게이트로 구현되었으며, 체 크기가 256 비트일 때 ECPSM 연산을 초당 약 2, 200 회 정도 수행할 수 있다. 본 논문의 HP-ECCP는 고속 연산과 더불어 범용성이 뛰어나므로 다양한 응용 분야의 타원곡선 기반 공개키 암호 프로토콜 구현에 적합한 것으로 평가된다.
180nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620, 846 등가 게이트로 구현되었으며, 체 크기가 256 비트일 때 ECPSM 연산을 초당 약 2, 200 회 정도 수행할 수 있다. 본 논문의 HP-ECCP는 고속 연산과 더불어 범용성이 뛰어나므로 다양한 응용 분야의 타원곡선 기반 공개키 암호 프로토콜 구현에 적합한 것으로 평가된다.

참고문헌 (17)

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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