[논문]무인기를 위한 이중화 비행제어컴퓨터의 동기화 설계

이영서; 강신우; 이희곤; 안태식

doi:10.12673/jant.2021.25.4.273

무인기를 위한 이중화 비행제어컴퓨터의 동기화 설계
Synchronization Method Design of Redundant Flight Control Computer for UAV 원문보기

한국항행학회논문지 = Journal of advanced navigation technology, v.25 no.4, 2021년, pp.273 - 279

이영서 (LIG넥스원 항공드론연구소) , 강신우 (LIG넥스원 항공드론연구소) , 이희곤 (LIG넥스원 항공드론연구소) , 안태식 (LIG넥스원 항공드론연구소)

초록
AI-Helper

무인항공기에 적용되는 비행제어컴퓨터는 safety-critical 구성품으로, 내결함성을 확보함으로써 운용의 신뢰성을 높이기 위해 다중화 구조로 설계되고 있다. 이러한 다중화 구조가 적용된 비행제어컴퓨터는 각각의 독립적인 연산/제어 장치가 동일한 시점에 동일한 작업을 수행할 수 있도록 설계되어야 하며, 이를 위해 각 연산/제어 장치 간의 작업 동기화를 위한 동기화 알고리즘이 포함되어야 한다. 본 논문에서는 무인기에 적용되는 이중화 비행제어컴퓨터간의 동기화를 위한 소프트웨어 설계 방법을 제안한다. 제안하는 동기화 방법은 고장률 감소를 위해 최소의 하드웨어 리소스만을 사용하여 동기화할 수 있도록 설계하였고, 동기화에 사용되는 하드웨어 타이머의 동작 방식을 고려하여 설계함으로써 타이머 동작에 따른 동기화 오차를 최소화 할 수 있도록 설계하였다.

Abstract ▼ AI-Helper

A flight control computer(FLCC) applied to an unmanned aerial vehicle(UAV) is a safety-critical item, and which is designed in a multiple structure to increase the reliability of operation by securing fault tolerance. These FLCC of multiple structure should be designed so that each independent processing/control components can perform the same operation at the same time. And for this reason, a synchronization algorithm for synchronizing the operation between FLCCs should be included in an operational flight program. In this paper, we propose a software design method for synchronization between dual FLCCs applied to UAVs. The proposed synchronization method is designed to synchronize using only the minimum hardware resources to reduce a failure rate. In addition, the proposed synchronization method is designed to minimized synchronization errors due to a timer operation by designing in consideration of operation characteristics of the hardware timer used for the synchronization.

주제어

표/그림 (10)

그림 그림 1. FLCC의 동기화 관련 하드웨어 구성 Fig. 1. Hardware configuration for synchronization.
그림 그림 2. Up-counter 기반 타이머의 동작 방식 Fig. 2. Operation of up-counter based timer.
그림 그림 3. Down-counter 기반 타이머의 동작 방식 Fig. 3. Operation of down-counter based timer.
그림 그림 4. 보정 방식 1(보정 값의 현재 주기 즉시 반영)[5] Fig. 4. Correct mode 1(Modifying Running Timer Period)[5].
그림 그림 5. 보정 방식 2(타이머 실행 중 반영)[5] Fig. 5. Correct mode 2(Dynamically Setting a New Load Value)[5]
그림 그림 6. 보정 방식 1 적용 시, 동기화 스케줄링 설계 Fig. 6. Synchronization scheduling design 1
그림 그림 7. 보정 방식 2 적용 시, 동기화 스케줄링 설계 Fig. 7. Synchronization scheduling design 2
그림 그림 8. 동기화 성능 확인을 위한 시험 환경 구성 Fig. 8. Test environment to verify synchronization performance
그림 그림 9. 스케줄링 방법 1 적용 시, 시험 결과 Fig. 9. Test result of synchronization method 1
그림 그림 10. 스케줄링 방법 2 적용 시, 시험 결과 Fig. 10. Test result of synchronization method 2

참고문헌 (5)

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IEEE(2020, November). 1588-2019 - IEEE Approved Draft Standard for a Precision Clock Synchronization Protocol for Networked Measurement and Control Systems [Internet]. Available: https://standards.ieee.org/standard/1588-2019.html.
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