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터널링 전계효과 트랜지스터로 구성된 3차원 적층형 집적회로에 대한 연구
Study of monolithic 3D integrated-circuit consisting of tunneling field-effect transistors 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.26 no.5, 2022년, pp.682 - 687  

유윤섭 (ICT&Robotics Eng. and IITC, Hankyong National University)

초록
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터널링 전계효과 트랜지스터(tunneling field-effect transistor; TFET)로 적층된 3차원 적층형 집적회로(monolithic 3D integrated-circuit; M3DIC)에 대한 연구 결과를 소개한다. TFET는 MOSFET(metal-oxide-semiconductor field-effect transistor)와 달리 소스와 드레인이 비대칭 구조이므로 대칭구조인 MOSFET의 레이아웃과 다르게 설계된다. 비대칭 구조로 인해서 다양한 인버터 구조 및 레이아웃이 가능하고, 그 중에서 최소 금속선 레이어를 가지는 단순한 인버터 구조를 제안한다. 비대칭 구조의 TFET를 순차적으로 적층한 논리 게이트인 NAND 게이트, NOR 게이트 등의 M3DIC의 구조와 레이아웃을 제안된 인버터 구조를 바탕으로 제안한다. 소자와 회로 시뮬레이터를 이용해서 제안된 M3D 논리게이트의 전압전달특성 결과를 조사하고 각 논리 게이트의 동작을 검증한다. M3D 논리 게이트 별 셀 면적은 2차원 평면의 논리게이트에 비해서 약 50% 감소된다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this paper, the research results on monolithic three-dimensional integrated-circuit (M3DICs) stacked with tunneling field effect transistors (TFETs) are introduced. Unlike metal-oxide-semiconductor field-effect transistors (MOSFETs), TFETs are designed differently from the layout of symmetrical M...

주제어

#3차원 적층형 집적회로   #터널 전계효과 트랜지스터   #레이아웃 설계   #전압전달특성  

표/그림 (7)

참고문헌 (9)

  1. International Roadmap for Devices and Systems (IRDSTM) 2021 Edition [Internet]. Available: https://irds.ieee.org/editions/2021/more-moore. 

  2. P. G. Emma and E. Kursun, "Is 3D chip technology the next growth engine for performance improvement?," IBM J. Res. Develop., vol. 52, no. 6, pp. 541-552, Nov. 2008. 

    상세보기

  3. D. K. Nayak, S. Banna, S. K. Samal and S. K. Lim, "Power, performance, and cost comparisons of monolithic 3D ICs and TSV-based 3D ICs," in Proceeding of 2015 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), Rohnert Park; CA, pp. 1-2, 2015. DOI: 10.1109/S3S.2015.7333538. 

    crossref

  4. P. S. Kanhaiya, Y. Stein, W. Lu, J. A. del Alamo, and M. M. Shulaker, "X3D: Heterogeneous Monolithic 3D Integration of "X" (Arbitrary) Nanowires: Silicon, III-V, and Carbon Nanotubes," IEEE Transactions on Nanotechnology, vol. 18, pp. 270-273, Mar. 2019. DOI: 10.1109/TNANO.2019. 2902114. 

    상세보기 crossref

  5. W. Cheng, R. Liang, G. Xu, G. Yu, S. Zhang, H. Yin, C. Zhao, T. -L. Ren, and J. Xu, "Fabrication and Characterization of a Novel Si Line Tunneling TFET With High Drive Current," IEEE Journal of the Electron Devices Society, vol. 8, pp. 336-340, Mar. 2020. DOI: 10.1109/JEDS. 2020.2981974. 

    상세보기 crossref

  6. J. H. Kim, S. Kim, and B. -G. Park, "Double-Gate TFET With Vertical Channel Sandwiched by Lightly Doped Si," IEEE Transactions on Electron Devices, vol. 66, no. 4, pp. 1656-1661, Apr. 2019. DOI: 10.1109/TED.2019.2899206. 

    상세보기 crossref

  7. S. Strangio, F. Settino, P. Palestri, M. Lanuzza, F. Crupi, D. Esseni, L. Selmi, "Digital and analog TFET circuits: Design and benchmark," Solid-State Electronics, vol. 146, pp. 50-65, Aug. 2018. DOI:10.1016/j.sse.2018.05.003. 

    상세보기 crossref

  8. Y. S. Yu and F. Najam, "Compact capacitance model of L-shape tunnel field-effect transistor for circuit simulation," Journal of information and communication convergence engineering, vol. 19, no. 4, pp. 263-268, Dec. 2021. DOI: 10.6109/jicce.2021.19.4.263. 

    원문보기 상세보기 crossref

  9. Silvaco Int. ATLAS ver. 5. 30. 0. R Manual; Silvaco Int.: Santa Clara, CA, USA, 2020. 

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