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[국내논문] 32-bit RISC-V상에서의 PIPO 경량 블록암호 최적화 구현
Optimized Implementation of PIPO Lightweight Block Cipher on 32-bit RISC-V Processor 원문보기

정보처리학회논문지. KIPS transactions on computer and communication systems 컴퓨터 및 통신 시스템, v.11 no.6, 2022년, pp.167 - 174  

엄시우 (한성대학교 IT융합공학부) ,  장경배 (한성대학교 정보컴퓨터공학과) ,  송경주 (한성대학교 IT융합공학부) ,  이민우 (한성대학교 IT융합공학부) ,  서화정 (한성대학교 IT융합공학부)

초록
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PIPO 경량 블록암호는 ICISC'20에서 발표된 암호이다. 본 논문에서는 32-bit RISC-V 프로세서 상에서 PIPO 경량 블록암호 ECB, CBC, CTR 운용 모드의 단일 블록 최적화 구현과 병렬 최적화 구현을 진행한다. 단일 블록 구현에서는 32-bit 레지스터 상에서 효율적인 8-bit 단위의 Rlayer 함수 구현을 제안한다. 병렬 구현에서는 병렬 구현을 위한 레지스터 내부 정렬을 진행하며, 서로 다른 4개의 블록이 하나의 레지스터 상에서 Rlayer 함수 연산을 진행하기 위한 방법에 대해 설명한다. 또한 CBC 운용모드의 병렬 구현에서는 암호화 과정에 병렬 구현 기법 적용이 어렵기 때문에 복호화 과정에서의 병렬 구현 기법 적용을 제안하며, CTR 운용모드의 병렬 구현에서는 확장된 초기화 벡터를 사용하여 레지스터 내부 정렬 생략 기법을 제안한다. 본 논문에서는 병렬 구현 기법이 여러 블록암호 운용모드에 적용 가능함을 보여준다. 결과적으로 ECB 운용모드에서 키 스케줄 과정을 포함하고 있는 기존 연구 구현의 성능 대비 단일 블록 구현에서는 1.7배, 병렬 구현에서는 1.89배의 성능 향상을 확인하였다.

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PIPO lightweight block ciphers were announced in ICISC'20. In this paper, a single-block optimization implementation and parallel optimization implementation of PIPO lightweight block cipher ECB, CBC, and CTR operation modes are performed on a 32-bit RISC-V processor. A single block implementation p...

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참고문헌 (9)

  1. NIST, Lightweight Cryptography: Project Overview [Internet], https ://csrc.nist.gov/projects/lightweight-cryptography, 2021. 

  2. H. G. Kim et al., "A new method for designing lightweight S-Boxes with high differential and linear branch numbers and its application," International Conference on Information Security and Cryptology (ICISC 2020), Seoul, Korea, pp.62, 2020. 

  3. S. W. Eum, K. B. Jang, G. J. Song, M. W. Lee, and H. J. Seo, "Optimized parallel implementation of Lightweight block-cipher PIPO on 32-bit RISC-V," Proceedings of the Annual Conference of Korea Information Processing Society Conference (KIPS) 2021, Vol.28, pp.201-204, 2021. 

  4. A. Waterman, Y. Lee, D. A. Patterson, and K. Asanovic, "The risc-v instruction set manual, volume i: Baseuser-level isa," EECS Department, UCBerkeley, Technical Report, UCB/EECS-2011-62 116, 2011. 

  5. SiFive, Inc. "The RISC-V instruction set manual volume I: User-level ISA document version 2.2," May 7, 2017. [Internet], https://riscv.org/wp-content/uploads/2017/05/riscv-spec-v2.2.pdf. 

  6. R. Pereira, and R. Adams, "The ESP CBC-mode cipher algorithms," RFC 2451, Nov. 1998. 

  7. H. Lipmaa, P. Rogaway, and D. Wagner. "CTR-mode encryption," First NIST Workshop on Modes of Operation, Vol.39, 2000. 

  8. Y. J. Kwak, Y. B. Kim, and S. C. Seo, "Benchmarking Korean block ciphers on 32-Bit RISC-V processor," Journal of the Korea Institute of Information Security & Cryptology, Vol.31, Iss.3, pp.331-340, 2021. 

  9. Y. J. Kwak, Y. B. Kim, and S. C. Seo, "Parallel implementation of PIPO block cipher on 32-bit RISC-V processor," International Conference on Information Security Applications, pp.183-193, 2021. 

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