[논문]A 6-bit 4 MS/s, VCM-based sub-radix-2 SAR ADC with inverter type comparator

Samadpoor Rikan, B.; Lee, D.; Lee, K.Y.

doi:10.1016/j.mejo.2017.02.009

A 6-bit 4 MS/s, VCM-based sub-radix-2 SAR ADC with inverter type comparator

Microelectronics journal, v.62, 2017년, pp.120 - 125

Samadpoor Rikan, B. , Lee, D. , Lee, K.Y.

Abstract ▼ AI-Helper

This paper presents a 6-bit sub-radix-2 redundant V-CM-based SAR ADC for BLE transceiver applications. The basic trend for BLE applications is to reduce area and power consumption. In order to reduce switching power consumption, V-CM-based straightforward CDAC is applied. Custom-designed 600 aF unit capacitor minimizes the area and analog power consumption of the ADC. Sub-radix-2 redundant architecture, as well as digital calibration, is applied for CDAC which guarantees digitally correctable static nonlinearities of the converter and dynamic errors in the conversion process occurs due to small capacitor sizes. The structure applies an inverter type comparator to reduce the area. The prototype ADC is fabricated and measured in a 55 nm CMOS process and achieves 5.31-5.89 ENOB at 4 MS/s sampling frequency. SNDR and SFDR for Nyquist input frequency are 33.73 dB and 40.2 dB respectively. The current consumption is 3.7 mu A from a 1.0 V supply, which corresponds to 23 fJ/step FOM. The active area of the core ADC is 100 mu m x 45 mu m.

주제어

참고문헌 (20)

IEEE J. Solid-State Circuits Prummel 50 12 3077 2015 10.1109/JSSC.2015.2469674 A 10 mW bluetooth low-energy transceiver with on-chip matching

상세보기
IEEE Trans. Circuits Syst. I Liu 63 10 1616 2016 10.1109/TCSI.2016.2581177 A 12-bit 10 MS/s SAR ADC with high linearity and energy-efficient switching

상세보기
IEEE Trans. Circuits Syst. I Zhu 62 9 2167 2015 10.1109/TCSI.2015.2451812 A 0.6-V 38-nW 9.4-ENOB 20-kS/s SAR ADC in 0.18-μm CMOS for medical implant devices

상세보기
Electron. Lett. Yuan 48 9 482 2012 10.1049/el.2011.4001 Low-energy and area-efficient tri-level switching scheme for SAR ADC

상세보기
B. Kim, L. Yan, J. Yoo, N. Cho, H.J. Yoo, An energy-efficient dual sampling SAR ADC with reduced capacitive DAC, in: IEEE International Symposium on Circuits and Systems (ISCAS) 972-975, 2009.
Electron. Lett. Lin 46 21 1426 2010 10.1049/el.2010.1713 Multi-step capacitor-splitting SAR ADC

상세보기
Electron. Lett. Hariprasath 46 9 620 2010 10.1049/el.2010.0706 Merged capacitor switching based SAR ADC with highest switching energy-efficiency

상세보기
Electron. Lett. Anand 46 22 1487 2010 10.1049/el.2010.2691 Energy efficient asymmetric binary search switching technique for SAR ADC

상세보기
Electron. Lett. Zhu 49 5 327 2013 10.1049/el.2012.3332 VCM-based monotonic capacitor switching scheme for SAR ADC

상세보기
Electron. Lett. Xie 50 1 22 2014 10.1049/el.2013.2794 Energy-efficient hybrid capacitor switching scheme for SAR ADC

상세보기
IEEE Trans. Circuits Syst. II Zhang 61 9 666 2014 10.1109/TCSII.2014.2331111 Analysis and calibration of nonbinary-weighted capacitive DAC for high-resolution SAR ADCs

상세보기
Analog Integr. Circuits Signal Process. Liu 86 1 151 2015 10.1007/s10470-015-0662-4 A 67.2dB SNDR 1.8-V 12-bit 2-MS/s SAR ADC without calibration

상세보기
IEEE J. Solid-State Circuits Cho 46 8 1881 2011 10.1109/JSSC.2011.2151450 A 550-uW 10-b 40-MS/s SAR ADC with multistep addition-only digital error correction

상세보기
IEEE J. Solid-State Circuits Hong 50 2 543 2015 10.1109/JSSC.2014.2364833 A decision-error-tolerant 45 nm CMOS 7b 1 GS/s Nonbinary 2b/cycle SAR ADC

상세보기
IEEE J. Solid-State Circuits Nakane 49 11 2503 2014 10.1109/JSSC.2014.2357436 A fully integrated SAR ADC using digital correction technique for triple-mode mobile transceiver

상세보기
IEEE Int. Dig. Tech. Pap. Solid-State Circuits (ISSCC) Harpe 472 2012 A 7-to-10b 0-to-4MS/s flexible SAR ADC with 6.5-to-16fJ/conversion-step
IEEE Int. Dig. Tech. Pap. Solid-State Circuits (ISSCC) Harpe 194 2014 An oversampled 12/14b SAR ADC with noise reduction and linearity enhancements Achieving up to 79.1dB SNDR
IEEE Int. Dig. Tech. Pap. Solid-State Circuits (ISSCC) Liou 280 2013 A 2.4-to-5.2fJ/conversion-step 10b 0.5-to-4MS/s SAR ADC with charge-average switching DAC in 90nm CMOS
IEICE Trans. Electron. E99-C. Jen 12 1331 2016 10.1587/transele.E99.C.1331 An 11-bit single-ended SAR ADC with an inverter-based comparator for design automation

상세보기
IEEE J. Solid-State Circuits Harpe 46 7 1585 2011 10.1109/JSSC.2011.2143870 A 26 W 8 bit 10 MS/s asynchronous SAR ADC for low energy Radios

상세보기

LOADING...

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

A 6-bit 4 MS/s, VCM-based sub-radix-2 SAR ADC with inverter type comparator

Abstract ▼ AI-Helper

주제어

참고문헌 (20)

이 논문을 인용한 문헌

연구과제 타임라인

관련 콘텐츠

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

A 6-bit 4 MS/s, VCM-based sub-radix-2 SAR ADC with inverter type comparator

Abstract ▼ AI-Helper

주제어

참고문헌 (20)

이 논문을 인용한 문헌

연구과제 타임라인

전체(0) 논문(0) 특허(0) 보고서(0)

전체(0) 논문(0) 특허(0) 보고서(0)

관련 콘텐츠

원문 URL 링크

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트