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NTIS 바로가기Electronics letters, v.52 no.22, 2016년, pp.1844 - 1845
Lee, M.-K. (Hanyang University, Republic of Korea) , Chung, K.-S.
In dynamic random access memory (DRAM)-based main memory, access latency is a key performance metric. Commonly, the access latency is improved by employing row buffers that store the most recently accessed row data. However, if a new request tries to access a different row address from that in the r...
Udipi, Aniruddha N., Muralimanohar, Naveen, Chatterjee, Niladrish, Balasubramonian, Rajeev, Davis, Al, Jouppi, Norman P.. Rethinking DRAM design and organization for energy-constrained multi-cores. Computer architecture news, vol.38, no.3, 175-186.
JEDEC speci?cation: ‘DDR3 SDRAM standard’. Available athttp://www.jedec.org accessed March 2016
Binkert, Nathan, Beckmann, Bradford, Black, Gabriel, Reinhardt, Steven K., Saidi, Ali, Basu, Arkaprava, Hestness, Joel, Hower, Derek R., Krishna, Tushar, Sardashti, Somayeh, Sen, Rathijit, Sewell, Korey, Shoaib, Muhammad, Vaish, Nilay, Hill, Mark D., Wood, David A.. The gem5 simulator. Computer architecture news, vol.39, no.2, 1-7.
Rosenfeld, P, Cooper-Balis, E, Jacob, B. DRAMSim2: A Cycle Accurate Memory System Simulator. IEEE computer architecture letters, vol.10, no.1, 16-19.
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