[논문]Dynamic voltage frequency scaling-aware refresh management for 3D DRAM over processor architecture

Lim, J.; Kim, H.; Oh, H.; Kang, S.

doi:10.1049/el.2017.1243

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[해외논문] Dynamic voltage frequency scaling-aware refresh management for 3D DRAM over processor architecture

Electronics letters, v.53 no.14, 2017년, pp.910 - 912

Lim, J. (Yonsei University, Republic of Korea) , Kim, H. (Yonsei University, Republic of Korea) , Oh, H. (Yonsei University, Republic of Korea) , Kang, S.

Abstract ▼ AI-Helper

Three-dimensional integrated systems that combine large-capacity dynamic random access memory (DRAM) with high-performance processors represent a promising solution to implementing high-performance computing. However, in such configurations stacked DRAM cells will inevitably be exposed to high temperatures generated by the processor, thereby necessitating DRAMs with high refresh rates driven by embedded temperature sensors. In this Letter, a thermally aware refresh-control method that accounts for abrupt changes in temperature and thermal distribution using low-power techniques such as dynamic voltage frequency scaling is proposed. Comparisons with previous systems via single- and eight-core simulations reveal that the proposed method improves efficiency with no additional overhead.

참고문헌 (10)

IEEE Trans. CAD Lim J. 1455 34 9 2015 10.1109/TCAD.2015.2413411 3D stacked DRAM refresh management with guaranteed data reliability

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JETCAS Nomura T. 364 6 3 2016 Design challenges in 3D SoC stacked with a 12.8 GB/s TSV wide I/O DRAM
Reliabilityperformance tradeoffs between 2.5D and 3Dstacked DRAM processors Hassan S.M. MY21 2016
Sakurai, T., Newton, A.R.. Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formulas. IEEE journal of solid-state circuits, vol.25, no.2, 584-594.

상세보기
Enabling improved power management in multicore processors through clustered DVFS Kolpe T. 1 2011
Temperatureaware microarchitecture Skadron K. 2 2003
McPAT: an integrated power, area, and timing modeling framework for multicore and manycore architectures Li S. 469 2009
JSSC Nawathe U. 6 43 1 2008 Implementation of an 8core, 64thread, powerefficient SPARC server on a chip
A 1.2 GHz alpha microprocessor with 44.8 GB/s chip pin bandwidth Jain A. 240 2001
Micron:‘4Gb: x16 x32 mobile LPDDR2 SDRAM S4 features’ www.micron.com/products/datasheets accessed March 2017

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