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Write and Read Assist Techniques for SRAM Memories in Nanometer Technology

Materials today: proceedings, v.4 no.9, 2017년, pp.10309 - 10314  

Pulla Reddy, A. ,  Sreenivasulu, G. ,  Veerabadra Chary, R.

Abstract AI-Helper 아이콘AI-Helper

SRAM cell stability is the primary concern for future technologies due to process variations like threshold voltage and supply voltage scaling etc. The increased effect of process variation and increase in parasitic resistance and capacitance in Nano scale technologies, the lower supply voltages, co...

주제어

참고문헌 (12)

  1. 10.1109/TVLSI.2007.909792 Agarwal K, Nassif S, “The impact of random device variation on SRAM Cell stability in sub-90-nm CMOS Technologies”, IEEE Trans Very Large Scale Integr (VLSI) Syst 2008; 16(1):86-97. 

  2. 10.1109/VLSIC.2008.4585944 Zheng Guo, Andrew Carlson, Liang-Teck Pang, Kenneth Duong, Tsu-Jae King Liu, Borivoje Nikolic., “Large-Scale Read/Write Margin Measurement in 45nm CMOS SRAM Arrays”, 2008 IEEE Symposium on VLSI Circuits, 2008, pp. 42-43. 

  3. ESSCIRC Benton 363 2005 Calhoun and Anantha chandrakasan, “Analyzing Static noise margin for sub-threshold SRAM in 65nm CMOS”, Cambridge, MA, 02139 USA 

  4. IEEE Journal of Solid-State Circuits Calhoun 42 3 680 2007 10.1109/JSSC.2006.891726 A 256 kb 65 nm sub-threshold SRAM design for ultra-low-voltage operation 

  5. 10.1109/JSSC.1987.1052809 E. Seevinck, F.J. List, J. Lohstroh, “Static-noise margin analysis of MOS SRAM cells”, IEEE Journal of Solid-State Circuits SC-22 (5) (1987) 748-754. 

  6. 10.1016/j.vlsi.2015.01.001 Hooman Farkhani, Farshad Moradi and Ali Peiravi, “A new write assist techniques for SRAM design in 65 nm CMOS technology”. Journal of microelectronics, 2015. 

  7. Alorda, B., et al. “Static-Noise Margin Analysis during Read Operation of 6T SRAM Cells.” DCIS Proceedings (2009). 

  8. C. C. Wang et al, “A Boosted Wordline Voltage Generator for Low Voltage Memories”, ICECS, 2003. 

  9. Journals of Computers Iijima 3 5 34 2008 Low Power SRAM with Boost Driver Generating Pulsed Word Line Voltage for Sub-1V Operation 

  10. M. Yabuuchi, K. Nii, Y. Tsukamoto, S. Ohbayashi, Y. Nakase, and H. Shinohara, “A 45 nm 0.6 V cross-point 8T SRAM with negative biased read/write assist”, in Proc. IEEE Symp. VLSI Circuits, 2009, pp. 158-159. 

  11. IEEE Trans. Circuits Syst. II Zimmer 59 12 853 2012 10.1109/TCSII.2012.2231015 SRAM assist techniques for operation in a wide voltage range in 28 nm CMOS 

  12. Solid State Electron. Mann 54 11 1398 2010 10.1016/j.sse.2010.06.009 Impactof circuit assist methods on margin and performance in 6T SRAM 

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