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문제 정의
- 본 논문에서는 기존의 verilog 나 VHDL 을 이용한 회로 설계가 아닌 함수형 언어인 ESTEREL 올 이용한 mission-critical 내장 시스템의 소프트에어 설계 및 검중에 대해서 논하였다. Verilog 나 VHDL 온 단지 하드웨어를 직접 만들 때 사용되나 여기의 ESTEREL 은 특히 내장형 시스템의 회로룔 컴퓨터의 소프트웨어로 만들 때 사용될 수 다.
- 이러한 신뢰도가 높은 시스템올 설계하기 위해 시스템의 요구 명세를 시각적으로 구현하고 이렇게 시각적 요구 명세 서를 이용자의 요구 사항과 일치한지를 확인하며 또한 요구된 성질올 지니고 있는지를 검중하는 것이 매우 중요하다. 본 논문에서는 이러한 내장형 소포토웨어 회로의 설계 및 검중올 정형기법올 도입하여 설계함으로 시스템의 신뢰도룔 높이고자 한다’ 정형 기법은 설계 단계에서 특정 오류를 찾아내어 뒤따르는 과정에서 이러한 설계를 기반으로 완제품옴 만들어 냄으로 제품을 만들고 테스트 하는 시간올 대폭 단축시킬 수 있게 된다. 또한 정형 기법올 도입하여 척용한 설계는 시스템이 지닐 수 있는 모든 상태를 만들어 분석하기 때문에 테스트 케이스에 의해 테스팅된 시스템보다 훨씬 더 나은 정확한 설계를 가능케 한다.
- 정형 기법은 크게 두 가지 범주로 나누어 정형명세(Formal Specification) 과 정형 검중(Formal Verification) 이 있다. 정 형명세는 시스템이 달성해야 하는 요구 조건과 그러한 요구 사항을 묘사하는데 그 목적이 있다. 여기서는 수학적 모델링 언어가 사용되기 때문에 자연어의 모호함을 최대한으로 줄일 수 있다.
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2. 정형기법
정형기법(Formal Method)[2]은 소프트웨어 공학의 일종으로 오류가 없는 시스템을 설계하여 시스템의 신뢰도룔 높이려는데 그 목적이 있다. 정형 기법은 시스템의 구성 요소를 수학적 객체로 취급하며 이러한 객체의 성질을 동적으로 묘사하고 예측하기 위해 수학적 모델을 제공한다 이러한 수학적 기호를 사용함으로 시스템의 명세를 작성하는데 있어서 자연어가 일으킬 수 있는 애매모호함이나 불확실성올 최소한으로 줄일 수 있고, 설계된 시스템이 사용자의 요구 사항과 동일한지 수학적 성잘 올 이용하여 중명할 수 있다.
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