초록

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현대의 Deep-Submicron Technology(DSM)에선 배선에 관련된 문제, 예를 들어 crosstalk이나 노이즈 등이 큰 문제가 된다. 그리하여, 배선은 논리 구성요소들보다 더욱 중요한 위치를 차지하게 되었다. 우리는 이러한 배선을 고려하여 연산식을 최적화하기 위해 carry-save-adder(CSA)를 이용한 모듈 함성 알고리즘을 제시한다. 즉, 상위 단계에서 생성 된 규칙적인 배선 토폴로지를 유지하며 CSA간의 배선을 좀더 향상시키는 최적의 알고리즘을 제안한다. 우리는 우리의 이러한 방법으로 생성된 지연시간이 [1]에 가깝거나 거의 근접하는 것을 많은 testcase에서 보이며(배선을 포함하지 않은 상태에서), 그리고 그와 동시에 최종 배선의 길이가 짧고 규칙적인 구조를 갖는것을 보인다.

현대의 Deep-Submicron Technology(DSM)에선 배선에 관련된 문제, 예를 들어 crosstalk이나 노이즈 등이 큰 문제가 된다. 그리하여, 배선은 논리 구성요소들보다 더욱 중요한 위치를 차지하게 되었다. 우리는 이러한 배선을 고려하여 연산식을 최적화하기 위해 carry-save-adder(CSA)를 이용한 모듈 함성 알고리즘을 제시한다. 즉, 상위 단계에서 생성 된 규칙적인 배선 토폴로지를 유지하며 CSA간의 배선을 좀더 향상시키는 최적의 알고리즘을 제안한다. 우리는 우리의 이러한 방법으로 생성된 지연시간이 [1]에 가깝거나 거의 근접하는 것을 많은 testcase에서 보이며(배선을 포함하지 않은 상태에서), 그리고 그와 동시에 최종 배선의 길이가 짧고 규칙적인 구조를 갖는것을 보인다.

AI 본문요약

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• 연구 주제
• 연구 방법
• 연구 결과

문제 정의

• 본 논문에서, 우리는 연산회로를 위한 새로운 RT-단계의 접근방법을 다음과 같은 두 가지의 목적, 빠른 지연시간과 바람직한 배선이라는 목적을 가지고 제시하였다. DSM 기술에서는, ar- chitectural/logical 합성 간의 관계가 점점 중요시 되며, 결과적으로 합성의 초기 단계예서 마지막 배선을 고려하는 것이 필요하게 되었다.
• 본 단락의 목적은, 단어 단위의 CSA-트리의 구조를 유지 시키 면서 비트 단위의 배선 구조를 재조정 함으로써 CSA-트리의 지연시간을 좀 더 향상시키는 것이다. 우리의 얄고리즘은 두 단계의 최적화 과정으로 구성되어 있다: (단계 1) 배선을 고려한 H₄ (half-adder) 합병으로써, 이 단계에서는 CSA-트리의 HA를 합하여 하나의 FA로 만들고, (단계 2) FA 재조절 단계에서는 FA의 입 력올 재조절한다.
• 우리는 H₄-병합과 EL 재배열로 이루어진 일련의 배선을 고려한 합성 방법의 효율을 보이기 위해 실험을 수행하였다. [2] 에 의해 생성된 최적 지연시간의 CSA-트리의 구조를 유지하며 제안된 알고리즘 올 이용하여 배선을 재봬열하였다.

가설 설정

• (half-adder) 합병으로써, 이 단계에서는 CSA-트리의 HA를 합하여 하나의 FA로 만들고, (단계 2) FA 재조절 단계에서는 FA의 입 력올 재조절한다.

제안 방법

• -병합과 EL 재배열로 이루어진 일련의 배선을 고려한 합성 방법의 효율을 보이기 위해 실험을 수행하였다. [2] 에 의해 생성된 최적 지연시간의 CSA-트리의 구조를 유지하며 제안된 알고리즘 올 이용하여 배선을 재봬열하였다. 알고리즘은 C卄로 작성 되었으며, Pentium-3 500MHz Linux machine에서 측정 되 었 다.

데이터처리

• 우리는 [3] 의 여러 예제에 대해 우리의 알고리즘을 테스트하였다. 그리고, 우리는 Stelling의 알고리즘에 의해 최적의 지면시 간 올 갖도록 생성된 결과와 우리의 결과블 비교하였다 μ

이론/모형

• 우리의 알고리즘과 Stelling의 알고리즘을 여러 testcase에 적용한 후, 우리는 placemet틀 Fiduccia and Mattheyses's partitioning 알고리즘[4]을 사용하여 적용한 후, 4 라 우팀 올 위해 5 Lee's maze routing 垃■고리즘 [5] 을 사용하였다. 우리는, CSA와 FA의 여러 가지 지연시간 상수를 측정하기 위해 Synopsys Design Compiler(/cbgl0pv(0.35M)te나mology library [6])를 사용하였다. 또한, FA 셀 간의 지연시간 측정을 위해, £이 라우팀 경로 위의 브 록의 개수라 할 때, a, /?를 지연시간을 측정하기 위해 사용하였다.
• 우리의 알고리즘과 Stelling의 알고리즘을 여러 testcase에 적용한 후, 우리는 placemet틀 Fiduccia and Mattheyses's partitioning 알고리즘[4]을 사용하여 적용한 후, 4 라 우팀 올 위해 5 Lee's maze routing 垃■고리즘 [5] 을 사용하였다. 우리는, CSA와 FA의 여러 가지 지연시간 상수를 측정하기 위해 Synopsys Design Compiler(/cbgl0pv(0.

성능/효과

• 우리는 모든 입력의 도달 시간을。으로 가정하였다. 결과에서, 우리는 우리의 알고리즘이 주요 경로의 지연시간을 평균적으로 22%를 감소시키는 것을 보였다. 더우기, 이러한 감소는 일 관됨을 보였다.
• 우리는 위의 FA 지연시간 모델 올 用의 일반적인 지연시간 모델이라 한다. 결과적으로, 입력으로부터 sum, carry 시그널까지의 지 연 시간은 Consequently, the arrival times for sum and carry signals from inputs are D{sum) = max{D(y} 4-Z)si, Z>(z) + OS2}, D{carry) 느 {D(z)+Q 나이 된다. [1] 의 PPRT 알고리즘에서는 이와 같은 일반적인 FA 지연시간 모델을 사용하여 최적의 FA-트리 할당 알고리즘 올 제안하였T.
• 실험에서, 우리는 위의 방법으로 생성된 회로의 지연시간 미 μ]에 의해 생성된 비트 단계의 최적의 회로의 지연시간에 근소함을 보였으며 (회로의 지연시간을 고려하지 않으며), 또한 동시에 배선에 있어 규칙적이고 보다 짧은 배선 올 갖는 것을 보였다.
• 이러한 관점에서, 우리는 본 논문에서 제시된 두 단계의 접근 방법, CSA 회로를 诳-병합과 EL입력 재배열을 통해 최종 배선을 고려하며 지연시간을 향상시키는 알고리즘이 연산식의 데이터 경로를 최종배선을 고려하여 합성하는 데 있어서 효율적으로 사용될 것이라 생각한다. 여러 가지 bnnehmark filter de- sign에 대해, 우리는 최적의 비트 단위의 지연시간 올 갖는【1] 의 방법에 비해 배선의 복잡도를 줄이는 데 있어서 큰 역할을 하는 것을 볼 수 있었으며, 결국 주요 경로의 지연시간을 짧게 하는 것을 보였다.
• 더우기, 이러한 감소는 일 관됨을 보였다. 즉, 합성의 초기 단계에 배열을 고려하는 것이 마지막 회로의 지연시간을 상당히 향상시키는 것을 보였으며, 우리의 제시된 최종 배선을 고려한 합성 알고리즘이 잘 동작하는 것을 보였다.

후속연구

• DSM 기술에서는, ar- chitectural/logical 합성 간의 관계가 점점 중요시 되며, 결과적으로 합성의 초기 단계예서 마지막 배선을 고려하는 것이 필요하게 되었다. 이러한 관점에서, 우리는 본 논문에서 제시된 두 단계의 접근 방법, CSA 회로를 诳-병합과 EL입력 재배열을 통해 최종 배선을 고려하며 지연시간을 향상시키는 알고리즘이 연산식의 데이터 경로를 최종배선을 고려하여 합성하는 데 있어서 효율적으로 사용될 것이라 생각한다. 여러 가지 bnnehmark filter de- sign에 대해, 우리는 최적의 비트 단위의 지연시간 올 갖는【1] 의 방법에 비해 배선의 복잡도를 줄이는 데 있어서 큰 역할을 하는 것을 볼 수 있었으며, 결국 주요 경로의 지연시간을 짧게 하는 것을 보였다.

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이 논문을 인용한 문헌

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