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제안 방법
- 따라서 본 논문에서 제시하는 검중도구는 병렬통신을 이용하여 PC기반의 프로그램과 FPGA 보드사이에 데이터 통신을 가눙하게 함으로써 일반적인 FPGA 보드를 Test 모듈에 최적으로 검중할 수 있으며 동적링크라이브러리를 이용하여 순:뢰성과 더불어 호환성을 보장하는 암호 하드웨어 검중 도구를 개발하였다.
- 이 모듈의 기능 중 호환성 실현을 위한 두 가지 주목할 만한 기능인 입출력 인터페이스와 검중 알고리즘의 통합화가 있다. 또한 이 프로그램에서는 일반적인 4가지 겅중방법을 제공한다. 먼저 입출력 인터페이스의 처리부터 구체적으로 살펴보겠다.
- 앞서 언급한 Interface 모듈의 전체 구성온 匸工림 2]와 이때 암호화 및 복호화률 처리하기 위해 [그림 3]과 같이 병렬통신을 웅용하여 개발하였다[2H3].
- 수 있다. 우선 하드웨어 부분은 VHDL로 모델링 하였으며, Model Sim 5.2롤 통해서 시뮬레이션율 담당하며 Synplify 70을 이용하여 VHDL로 모젤링 한 희로를 컴파일 하였고 최종 Xilinx Foundation 3.1 을 이용하여 합성하였다[6].
- Known Answer Test 방법(이하 KAT)온 암호화 모듈인 DES의 경우를 예로 들면 DES는 64비트의 Message와 Key를 사용한 암호 알고리즘이다. 이때 Key 나 Message 둘 중하나률 16진수 00 00 00 00 00 00 00 00 로고 정하고 나머지는 80 00 00 00 00 00 00 00에서 40 00 00 00 00 00 00 00으로 64비트의 값을 한 비트의 T을 쉬프트하여 그 결과를 검중하는 방법으로 이러한 검중은 NIST에서 제안하여 AES나 DES와 같온 암호화 모듈을 검중 시 사용하였다. 실제 완전한 검증을 위해서는 64비트를 검중하려면 2혀 만큼의 연산을 해야 하는데 이렿게 하면 시간이 많이 소모되므로 KAT를사용하여 암호화 모듈의 정확성을 보장하도록 하는 방법을 제안하였다[51.
- 이때 Test 모들을 통해 출력된 하드웨어 연산결과의 정확성을 테스트 하기위해 소프트웨어적으로 데이터를 생성해서 비교하여 암호 하드왜어 모듈의 신뢰성 검중을 수행한다. 그런데 Test 모듈이 다른 암호 하드왜어 모듈로 바뀌면 Verify 모듈도 이에 맞는 비교 데이터를 생성하기위해 해당되는 알고리즘으로 수정해야 하는 번거로옴이 있다.
- 그런데 Test 모듈이 다른 암호 하드왜어 모듈로 바뀌면 Verify 모듈도 이에 맞는 비교 데이터를 생성하기위해 해당되는 알고리즘으로 수정해야 하는 번거로옴이 있다. 이러한 문제점을 해결하기 위해서 수정해아 하는 번거로움을 동적링크라이브러리(Dynamic Link Library, 이하 DLL) 로 구현하였다. 이렇게 DLL을 이용하면 암호 하드웨어 검중 시 필요할 때마다 별도의 수정의 번거로움이 없이도 간단히 DLL만 로드 함으로써 암호 하드웨어 연산 결과와 실시간으로 비교가 가능하다.
- 그리고 마지막으로 Sequence Base 방법은 0에서부터 하나씩 중가된 값을 입력하여 그 결과를 비교해서 암호화 모듈의 신뢰성을 검중하는 방법이다. 이렇게 여러가지 다양한 방법을 사용하여 연속적으로 Test 모듈의 신뢰성을 테스트하여 검 중을 수행한다.
대상 데이터
- Test 모듈로서 DES, AES, MD5, SHA-1, RSA 의 다양한 암호 하드웨어 모듈을 테스트 하였으며 [표 1]과 같온 결과를 얻었다[4][8][9]. [표 1]에서 입력크기는 Test 모듈에 필요한 입력 데이터 크기룔 나타내며 출력 크기는 Test 모듈의 결과 데이터 크기를 나타내고 있다.
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