본 논문에서는 위성방송용으로 제안되고 있는 GF(2$^{8}$ )상의 8중 오류정정 (204, 188) Reed-Solomon 복호기를 설계하고 CMOS 라이브러리를 이용하여 합성하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 오류위치 다항식을 추한 후, 오류를 판단하여, 오류치를 구하는 4단계로 이루어 지는데, 본 논문에서는 Modified Euclid 알고리즘을 사용하여 설계가 이루어졌다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 VLSI 설계를 위해서 Verilog HDL로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, 최종적으로 Synopsys사의 합성 툴을 이용해서 회로를 합성하였다.
본 논문에서는 위성방송용으로 제안되고 있는 GF(2$^{8}$ )상의 8중 오류정정 (204, 188) Reed-Solomon 복호기를 설계하고 CMOS 라이브러리를 이용하여 합성하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 오류위치 다항식을 추한 후, 오류를 판단하여, 오류치를 구하는 4단계로 이루어 지는데, 본 논문에서는 Modified Euclid 알고리즘을 사용하여 설계가 이루어졌다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 VLSI 설계를 위해서 Verilog HDL로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, 최종적으로 Synopsys사의 합성 툴을 이용해서 회로를 합성하였다.
This paper describes the 8-error-correction (204, 188) Reed-Solomon Decode. over GF(2$^{8}$ ) for a satellite communication. It is synthsized using a CMOS library. Decoding algorithm of Reed-Solomon codes consists of four steps which are to compute syndromes, to find error-location poly...
This paper describes the 8-error-correction (204, 188) Reed-Solomon Decode. over GF(2$^{8}$ ) for a satellite communication. It is synthsized using a CMOS library. Decoding algorithm of Reed-Solomon codes consists of four steps which are to compute syndromes, to find error-location polynomial, to decide error-location, and to slove error-values. The decoder is designed using Modified Euclid algorithm in this paper. First of all, The functionalities of the circuit are verified through C++ programs, and then it is designed in Verilog HDL. It is verified through the logic simulations of each blocks. Finally, The Reed-Solomon Decoder is synthesized with Synopsys Tool.
This paper describes the 8-error-correction (204, 188) Reed-Solomon Decode. over GF(2$^{8}$ ) for a satellite communication. It is synthsized using a CMOS library. Decoding algorithm of Reed-Solomon codes consists of four steps which are to compute syndromes, to find error-location polynomial, to decide error-location, and to slove error-values. The decoder is designed using Modified Euclid algorithm in this paper. First of all, The functionalities of the circuit are verified through C++ programs, and then it is designed in Verilog HDL. It is verified through the logic simulations of each blocks. Finally, The Reed-Solomon Decoder is synthesized with Synopsys Tool.
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문제 정의
본 논문은 고속의 위성방송에서 요구하는 효율적인 대역폭의 사용과 안정적인 정보 전달을 하기 위해서 Modified Euclide 알고리듬에 바탕을 둔 (204,188) t=8 Reed-Solomon Decoder이다. 기능적 동작 검증을 위해 C++ 프로그램으로 검증했으며, Verilog HDL로 시스톨릭 어레이 형태를 사용한 파이프라인 구조로 회로를 설계하여 논리 시뮬레이션을 통해 회로의 동작율 검증하였고, 최종적으로 회로 합성까지 실시하였다.
제안 방법
Reed-Solomon Decoder 는 C++ 프로그램으로 기능적 동작 특성을 검증한 후, Verilog HDL로 하드웨어를 기술하였다. Verilog RTL code는 다음 그림 6과 같이 6개의 블럭으로 구성하였다.
RS 부호는 적은 redundancy로도 강력한 에러 정정 능력을 갖는 에러 정정 부호로 비 2진 형태이어서 산발 에러뿐만 아니라 연집 에러에도 강한 특성을 갖으며 현재 위성통신, 무선통신, 데이터 통신, 컴퓨터의 저장 시스템 등에 널리 이용되고 있다. 본 논문은 유럽의 디지털 위성방송 표준인 ETSI(European Telecommunication Standards Institute) 에 호환하는 위성 방송 송수신 시스템 중 Reed-Solomon Decoder를 Verilog HDL로 기술한 후, Synopsys사의 합성툴로 전반부 설계까지 하였다.
본 논문의 (204,188) Reed-Solomon Decoder에 이를 적용하여 식 (4)에 보였고, 신드롬 S0, S1,...,S14, S15을 병렬적으로 동시에 구할수 있도록 설계하였다. 신드롬 계산 기본 단위 블럭을 그림 3에 표시하였다.
데이터처리
기능적 동작 검증을 위해 C++ 프로그램으로 검증했으며, Verilog HDL로 시스톨릭 어레이 형태를 사용한 파이프라인 구조로 회로를 설계하여 논리 시뮬레이션을 통해 회로의 동작율 검증하였고, 최종적으로 회로 합성까지 실시하였다. 구현된 Reed-Solomon Decoder는 파이프라인 구조를 취함으로써 게이트 수의 증가를 방지함과 동시에 속도 개선을 얻을 수 있었다.
이와 같이 논리 시뮬레이션을 완성한 Verilog HDL 프로그램을 Synopsys사의 회로 합성 툴을 이용해서 Reed-Solomon Decoder에 대한 회로합성을 수행하였다. 그 결과 복호기의 합성된 게이트의 수는 약 16000개이고, 약 22.
성능/효과
기능적 동작 검증을 위해 C++ 프로그램으로 검증했으며, Verilog HDL로 시스톨릭 어레이 형태를 사용한 파이프라인 구조로 회로를 설계하여 논리 시뮬레이션을 통해 회로의 동작율 검증하였고, 최종적으로 회로 합성까지 실시하였다. 구현된 Reed-Solomon Decoder는 파이프라인 구조를 취함으로써 게이트 수의 증가를 방지함과 동시에 속도 개선을 얻을 수 있었다. 그래서 0.
수행하였다. 그 결과 복호기의 합성된 게이트의 수는 약 16000개이고, 약 22.5Mhz의 속도까지 동작하는데, 이는 22.5Mbyte/sec로 데이터를 처리 할수 있다는 것을 보여준다. 그림 8은 합성된 Reed-Solomon Decoder의 구성도를 보인 것이다.
구현된 Reed-Solomon Decoder는 파이프라인 구조를 취함으로써 게이트 수의 증가를 방지함과 동시에 속도 개선을 얻을 수 있었다. 그래서 0.6μ m CMOS 라이브러리를 사용한 결과, 총 게이트 수는 약 16,000개이고, 동작 속도는 22.5Mhz이다.
본 논문에서는 Modified Euclid 알고리듬을 사용하였는데, 이 방법으로 회로를 구현하게 되면, 결과로 에러 평가 다항식과 에러 위치 다항식을 손쉽게 얻을수 있다. 이 부분에서 필요한 레지스터열들은 R(x) 레지스터열, Q(x) 레지스터열, start 레지스터, λ(x)레지스터열, 그리고 μ(x)레지스터열 들을 갖는다.
이렇게 구성되어진 복호기의 Verilog HDL 모렐링을 Mentor Graphics사의 Model-Sim으로 전산 모의 실험을 거쳐 최대 8바이트의 에러가 정정됨을 확인 할 수 있었다. 시뮬레이션 결과를 그림 7에 표시하였다.
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