[논문]파이프라인 구조를 이용한 고성능 1 차원 이산 웨이블렛 변환 필터 설계

박태근; 송창주

파이프라인 구조를 이용한 고성능 1 차원 이산 웨이블렛 변환 필터 설계
Design of A High Performance 1-D Discrete Wavelet Transform Filter Using Pipelined Architecture 원문보기

박태근 (가톨릭대학교 컴퓨터,전자공학부) , 송창주 (가톨릭대학교 컴퓨터,전자공학부)

본 논문에서는 파이프라인 구조를 이용하여 고성능 1 차원 이산 웨이블렛 변환 필터를 설계하였다. 각 레벨에서 입력이 다운샘플링(downsampling, decimation)되므로 각 레벨의 하드웨어를 폴딩(folding) 기법을 이용하여 곱셈기와 덧셈기를 공유함으로써 복잡도를 개선하였다. 즉, 제안한 구조에서는 레벨 2 와 레벨 3 에서 폴딩된 구조의 C.S.R(Circular Shift Register)곱셈기와 덧셈기를 사용함으로써 하드웨어 효율(hardware utilization)을 각 레벨에서 100%로 높일 수 있다. 또한, 홀수와 짝수의 샘플을 병렬로 입력함으로써 단일 입력의 시스템과 비교할 때, 동일 시간에 병렬화 만큼의 이득을 얻을 수 있었고, 필터 계수는 미러 필터(mirror filter)의 특성을 이용하여 쳐대한 고역 필터(high pass filter)와 저역 필터(low pass filter)의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 그리고 임계 경로(critical path)를 줄이기 위한 파이프라인 레지스터를 삽입하여 고성능 시스템을 구현하였다.

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문제 정의

최근에 제안된 구조的에서는 이러한 단점이 보완되었지만 고역 필터와 저역 필터를 각각 독립적으로 사용함으로써 하드웨어의 크기가 증가한다는 문제점 이 있다. 본 논문에서는 병렬 입력을 채택함으로써 단일의 입력 시스템과 비교 할 때, 동일 시간에 병렬화 만큼의 결과를 얻을 수 있었다. 필터 계수들간에 미러 필터의 특셍句을 이용하여 최대한 고역 필터와 저역 필터의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다.
본 논문에서는 파이프라인을 적용한 고성능 1 차원 이산 웨이블렛 변환 필터의 구조를 제안하였다. 각 레벨마다 입력이 다운 샘플링 되기 때문에 그에 해당하는 각 레벨의 하드웨어도 반으로 구현하고 이것을 공유함으로써 그의 복잡도가 각 레벨마다 반으로 줄어들었다.

제안 방법

거쳐 DWT 가 된다. Daubechies 웨이블렛 필터 계수는 미러 필터(mirror filter)의 특성을 가지므로, 본 논문에서는 저역 필터와 고역 필터 사이의 이런 특성을 이용하여 최대한 고역 필터와 저역 필터를 공유하도록 하였다. 본 구조에서 사용된 Daubechies 웨이블렛 필터는 저역 필터와 고역 필터 의 계수들의 관계에 의하여 아래의 식이 성립된다.
각 레벨마다 입력이 다운 샘플링 되기 때문에 그에 해당하는 각 레벨의 하드웨어도 반으로 구현하고 이것을 공유함으로써 그의 복잡도가 각 레벨마다 반으로 줄어들었다. 또한 저역과 고역 필터 계수의 미러 특성을 이용하여 하나의 필터를 서로 공유함으로 직접 구현방식보다 덧셈기와 곱셈기의 수가 반으로 줄었다.
필터 출력을 입력으로 받는다. 받은 입력을 다시 짝수와 홀수로 나누어 입력하고 적절히 레지스터를 삽입하여 필터의 계산이 요구하는 시간에 맞춰 입력데이터를 처리하도록 하였다. 그러므로 레벨 2 블록에서 저역 필터 출력과 고역 필터 출력은 매 2 clock 씩 마다 생성된다.
R 은 네 개의 Daubechies 계수 값을 레지스터에 넣고 각각 2 클럭과 4 클럭마다 효율적으로 한 개의곱셈기에서 곱셈을 수행한다. 이는 데이터의 라이프타임 표(life-time table)를 이용해 레지스터의 수가 최소화되도록 스케쥴을 구함으로써 최적화 하였다. 다음 단에서도 입력 신호를 짝수 입력과 홀수 입력으로 나누고, 처리하는 하드웨어도 같은 비율로 줄여서 시간적으로 이를 공유하는 방법을 이용하여 반복적으로 데이터를 처리한다.
또한 저역과 고역 필터 계수의 미러 특성을 이용하여 하나의 필터를 서로 공유함으로 직접 구현방식보다 덧셈기와 곱셈기의 수가 반으로 줄었다. 이에 따라 제안된 구조는 100%의 하드웨어 효율 (utilization)을 나타내었으며 임계경로를 줄이기 위하여 파이프라인을 적용하였다.
제안된 1 차원 DWT 구조는 VHDL 로 모델링 되었으며 Modelsim 환경에서 시뮬레이션 되어 그의 동작이 검증되었다.' 그림 6 은 앞에서 제안된 1 차원 DWT 구조의 타이밍 다이어그램이다.
짝수와 홀수의 입력을 동시에 받아서 각각 지연을 위한 레지스터들을 통해 처리를 위한 시간을 맞춘 다음 Daubechies 계수와의 곱셈 결과와 4 탭의 과거 값들과의 덧셈을 거쳐 저역 필터 출력과 고역 필터 출력을 생성한다. 일반적인 필터의 구조는 주로 지연을 위한 레지스터들을 곱셈기 후반부에 위치시켜 임계 경로를 줄이는 목적과 지연을 위한 목적으로 동시에 사용한다.
본 논문에서는 병렬 입력을 채택함으로써 단일의 입력 시스템과 비교 할 때, 동일 시간에 병렬화 만큼의 결과를 얻을 수 있었다. 필터 계수들간에 미러 필터의 특셍句을 이용하여 최대한 고역 필터와 저역 필터의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 일반적으로 DWT 처리 시에 각 레벨에서의 처리 샘플 수는 계속 반으로 줄기 때문에 하드웨어의 효율 또한 감소하므로 이를 보완 하기 위하여 제안한 구조에서는 2 레벨과 3 레벨에서 폴딩 된 구조의 C.
다이어그램이다. 하드웨어의 효율 저하를 개선하기 위하여 제안된 구조에서 입력 샘플의 수가 반씩감소되는 레벨 2 와 레벨 3 은 폴딩된 구조의 C.S.R (Circular Shift Register)151 곱셈기와 덧셈기를 사용함으로써 하드웨어의 복잡도를 개선하였다. 또한 각 레벨에서 병렬 입력을 채택함으로써 단일의 입력 시스템과 비교할 때 동일 시간에 병렬화 만큼의 결과를 얻을 수 있었다.

성능/효과

계산되도록 구성하였다. 각 레벨에서 반씩 감소하는 샘플의 수를 처리하는 하드웨어(곱셈기, 덧셈기) 도 반씩 줄기 때문에 제안된 구조에서는 하드웨어의 효율을 100%로 증가 시킬 수 있다. 레벨 2 에서 C.
그러나, 부가적으로 많은 수의 레지스터들과 때로는 멀티플렉서를 사용해야 되므로 시스템이 복잡해진다. 그래서 제안한 레벨 1 의 아키텍쳐에서는 입력 뒤 흰색의 지연 레지스터와 곱셈 후에 그 결과를 담아 임계 경로를 줄이는 회색의 파이프라인의 레지스터로 곱셈기 앞과 뒤로 나누어 사용하여 전체적으로 시스템 성능을 개선하였다.
R (Circular Shift Register)151 곱셈기와 덧셈기를 사용함으로써 하드웨어의 복잡도를 개선하였다. 또한 각 레벨에서 병렬 입력을 채택함으로써 단일의 입력 시스템과 비교할 때 동일 시간에 병렬화 만큼의 결과를 얻을 수 있었다.
각 레벨마다 입력이 다운 샘플링 되기 때문에 그에 해당하는 각 레벨의 하드웨어도 반으로 구현하고 이것을 공유함으로써 그의 복잡도가 각 레벨마다 반으로 줄어들었다. 또한 저역과 고역 필터 계수의 미러 특성을 이용하여 하나의 필터를 서로 공유함으로 직접 구현방식보다 덧셈기와 곱셈기의 수가 반으로 줄었다. 이에 따라 제안된 구조는 100%의 하드웨어 효율 (utilization)을 나타내었으며 임계경로를 줄이기 위하여 파이프라인을 적용하였다.
필터 계수들간에 미러 필터의 특셍句을 이용하여 최대한 고역 필터와 저역 필터의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 일반적으로 DWT 처리 시에 각 레벨에서의 처리 샘플 수는 계속 반으로 줄기 때문에 하드웨어의 효율 또한 감소하므로 이를 보완 하기 위하여 제안한 구조에서는 2 레벨과 3 레벨에서 폴딩 된 구조의 C.S.R (Circular Shift Register) 곱셈기와 덧셈기를 사용함으로써 하드웨어의 효율을 높일 수 있었다. 또한, 마지막으로 임계 경로를 줄이기 .

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