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제안 방법
- 본 논문에서는 Sequential PFD, Precharge PFD와 두 개의 Charge Pump를 이용하여 고속으로 동작하며 Acquisition Time 또한 감소하는 PLL의 구조를 제안하였다. 제안한 PLL의 구조에서는 위상차가 큰 경우 큰 전류원을 가지고 있는 Charge Pump로 LPF(Low Pass Filter)를 연속적으로 충방전 시켜 Aquisition Time을 줄이고, 위상차가 작은 경우 Precharge PFD를 이용하여 데드존을 감소시키며 고 주파에서 동작하도록 하였다.
- 5 ㎛ 표준 CMOS 공정 파라미터를 이용하여 설계해 보았다. 설계된 PLL에서는 20MHz/V의 이득과 10 ~ 90 MHz의 튜닝 영역 갖는 링발진기를 VCO (Voltage Controlled Oscillator)로 사용하였고 LPF는 1MHz의 bandwidth와 60° 의 phase margin을 갖도 록 하였으며 CPI, CP2에서의 전류원은 각각 300/zA, 50必이 되도록 하였다. 그림 7은 제안한 다중 PFD 를 갖는 Charge Pump PLL과 Sequential PFD만을 사용한 PLL이 Locking 되는 과정을 보기 위해 VCO 입력 전압의 변화를 도시한 것으로 입력 주파 수가 71.
- 시뮬레이션을 통하여 Sequential PFD만을 사용한 PLL과 제안된 다중 PFD를 갖는 Charge Pump PLL을 비교하기 위해 5V의 Supply Volta迎e를 갖는 1.5 ㎛ 표준 CMOS 공정 파라미터를 이용하여 설계해 보았다. 설계된 PLL에서는 20MHz/V의 이득과 10 ~ 90 MHz의 튜닝 영역 갖는 링발진기를 VCO (Voltage Controlled Oscillator)로 사용하였고 LPF는 1MHz의 bandwidth와 60° 의 phase margin을 갖도 록 하였으며 CPI, CP2에서의 전류원은 각각 300/zA, 50必이 되도록 하였다.
- 제안된 PFD를 갖는 Charge Pump PLLe 기존의 PFD의 단점을 보완하고 장점을 결합하기 위해서 초기 Locking 과정에서는 전류원의 크기를 중가시킨 Charge Pump에 연속적인 DC 값을 주입함으로써 Acquisition Time을 감소시키고 최종 Locking 과정 에서는 Precharge PFD를 사용함으로써 고주파에서 의 동작을 가능케 하였다. 그러므로 제안한 PLLe 고속 동작과 빠른 고정 시간이 필요한 VLSI의 분야 에 널리 활용할 수 있으리라 판단된다.
- 본 논문에서는 Sequential PFD, Precharge PFD와 두 개의 Charge Pump를 이용하여 고속으로 동작하며 Acquisition Time 또한 감소하는 PLL의 구조를 제안하였다. 제안한 PLL의 구조에서는 위상차가 큰 경우 큰 전류원을 가지고 있는 Charge Pump로 LPF(Low Pass Filter)를 연속적으로 충방전 시켜 Aquisition Time을 줄이고, 위상차가 작은 경우 Precharge PFD를 이용하여 데드존을 감소시키며 고 주파에서 동작하도록 하였다.
- 그림 3. 제안한 다중 위상 검출기를 갖는 전하 펌프 PLL의 구조.
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