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Reset time을 줄인 Phase Frequency Detector
A PFD (Phase Frequency Detector) with Shortened Reset time scheme 원문보기

한국해양정보통신학회 2003년도 추계종합학술대회, 2003 Oct. 01, 2003년, pp.385 - 388  

윤상화 (부경대학교) ,  최영식 (부경대학교) ,  최혁환 (부경대학교) ,  권태하 (부경대학교)

초록
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본 논문에서 제안하는 PFD(Phase Frequency Detector)는 Reset을 줄여 응답 속도의 특성을 향상시키기 위해 기존 회로인 Flip-Flop의 D-Latch circuit를 Memory Cell로 대신한 회로이다. 회로의 특성을 검증하기 위해 HSPICE Tool를 이용 simulation 하였으며 Hynix 0.35um CMOS 공정을 사용하였다.

Abstract AI-Helper 아이콘AI-Helper

In this paper, a D-Latch is replaced by a memory cell on the proposed PFD to improve response tine by reducing reset me. The PFD has been simulated using HSPICE with a Hynix 0.35um CMOS process to prove the performance improvement....

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • Oscillator)로 구성된다. 본 논문 연구에서는 PFD의 Reset Time에 관심을 갖고 연구해 보았으며 Simulation를 통해 특성 분석을 수행하여 기존의 Reset Time 보다 더 짧은 시간 동안 Res머 반웅을 할 수 있도록 회로 Design를 고찰하여 제시하였다.
  • 본 논문은 PLL의 중요부분인 PFD의 Reset 웅답 속도에 중점을 두고 Hynix 0.35um CMOS 공정으로 Simulation 하였다. 제안한 회로는 기존의 D-Latch를 사용한 PFD 대신 Memory Cell를 이용한 PFD 이며 Simulation 결과 Reset 응답속도는 표 4.
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