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실리사이드 제조공정에 따른 CMOS의 전기적 특성 비교 원문보기

한국마이크로전자및패키징학회 2001년도 추계 기술심포지움, 2001 Nov. 01, 2001년, pp.209 - 212  

김종채 (한국기술교육대학교 신소재공학과) ,  김영철 (한국기술교육대학교 신소재공학과) ,  김기영 (한국기술교육대학교 신소재공학과) ,  서화일 (정보기술공학부) ,  김노유 (메카트로닉스 공학부)

초록
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DRAM과 Logic을 하나의 칩 위에 제조하기 위한 EDL (Embedded DRAM and Logic) 기술에 코발트 실리사이드가 접촉저항을 낮추기 위해 사용된다. 본 연구에서는 코발트 실리사이드 제조에 사용되는 보호막이 CMOS 소자의 전기적 특성에 미치는 영향을 조사하였다. EDL 제조공정이 완전히 진행된 소자에 적용된 실리사이드가 누설전류에 미치는 영향을 비교하였다. 또한 실리사이드 보호막이 전기적 신호의 delay에 미치는 영향을 평가하기 위해, 99개의 CMOS 인버터가 직렬연결되어 있는 평가패턴을 사용하였다. 이상의 결과로 TiN 보호막이 pMOSFET의 전류전달 능력과 그 결과로 생기는 속도지연 측면에서 Ti 보호막보다 우수함을 알 수 있었다.

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