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문제 정의
- Recess Channel Array Transistor (RCAT) 는 short channel effect와 sub-threshold 누설 전류를 효과적으로 감소시킬 수 있었다. 본 실험에서는 비대칭 채널 구조를 갖는 Recess Channel Array Transistor (RCATX 제작하여, 그 특성에 대하여 연구하였다. 비대칭 채널 구조의 구현을 위해, storage node (SN) 에는 채널 도핑 이온을 주입하지 않았고, direct-contact node (DN) 에만 채널 doping 이온을 주입하였다.
제안 방법
- 이후 Si2N3 막질로 gate spacer를 형성하였다. (그림 1)에서 보는 바와 같이, 비대칭 채널 구조를 형성하기 위해 direct contact node (DN) 영역만 포토리소그라피 공정을 이용하여 선택적으로 열어주어 Boron 40KeV 2.0E13cm* 이온 주입을 실시하였다. 그리고, Ph 20KeV 5.
- Recess Channel Array Transistor에서 비대칭 채널 구조를 이용한 모바일향 90nm DRAM cell transistor를 구현하였다. 비대칭 채널 구조의 transistor는 24.
- 그림 9. Transistor 조건에 따른 Data Retention time 비교. 비대칭 채널 구조에서 약 2배 정도 data retention time이 증가하였다.
- 그림 3. Transistor 조건에 따른 sub-threshold 특성 비교.
- 그림 7. 대칭 채널 및 비대칭 채널 transistor에 따른 GIDL과 DIBL 특성 비교. 비대칭 채널 구조 안 경우 약 60% 정도의 DIBL 특성 감소 효과를 보였다.
- 비대칭 채널 구조의 구현을 위해, storage node (SN) 에는 채널 도핑 이온을 주입하지 않았고, direct-contact node (DN) 에만 채널 doping 이온을 주입하였다. 비대칭 채널 구조를 갖는 RCAT과 대칭 채널 구조를 갖는 RCAT에 대해, 각각의 sub-threshold 특성 및 on-current 특성, GIDL 및 DIBL 특성, 그리고, data retention time에 대해 비교하였다. 모바일향 90nm DRAM에 비대칭 채널 구조를 갖는 RCAT을 적용한 결과, 매우 우수한 결과를 얻을 수 있었고, 향후 모바일향 DRAM 개발에 기여할 수 있을 것으로 판단된다.
- 본 실험에서는 비대칭 채널 구조를 갖는 Recess Channel Array Transistor (RCATX 제작하여, 그 특성에 대하여 연구하였다. 비대칭 채널 구조의 구현을 위해, storage node (SN) 에는 채널 도핑 이온을 주입하지 않았고, direct-contact node (DN) 에만 채널 doping 이온을 주입하였다. 비대칭 채널 구조를 갖는 RCAT과 대칭 채널 구조를 갖는 RCAT에 대해, 각각의 sub-threshold 특성 및 on-current 특성, GIDL 및 DIBL 특성, 그리고, data retention time에 대해 비교하였다.
이론/모형
- (그림 1)은 본 실험에서 구현한 process integration-!- 도식화한 것이다. 먼저, active와 field 영역을 구분하기 위한 방법으로 Shallow Trench Isolation (STI) 기법을 사용하였다. 이후 active 영역의 Si 을 식각하여 Recess Channel Array Transistor (RCAT)를 형성하였다.
성능/효과
- 05V일 때의 문턱 전압 Vth의 전압차로 정의한다. 대칭 채널 구조인 경우 71mV/V로 측정되었고, 비대칭 채널 구조인 경우 48mV/V로 측정되어 약 60% 정도의 감소 효과를 보였고, 분포 역시 향상되었다. 이러한 측정 결과는 비대칭 채널 구조로 인해, 문턱 전압이 드레인 전압에 영향을 덜 받아, 안정적인 transistor 특성을 보여줄 수 있음을 알 수 있다.
- (그림 7)에서는 DIBL과 GIDL 특성에 대해 나타내었다. 두 가지 transistor type에 대해 GIDL 특성은 유의차가 보이지 않은 반면, DIBL 특성에서는 유의차가 나타났다. DIBL 특성은 Vds=2.
- 반면, sub-threshold 특성은 대칭 채널 구조의 transistor에 비해 큰 유의차가 없었다. 본 실험에서 구현한 RCAT 구조는 기존의 공정기술로 쉽게 구현할 수 있고, Mobile 제품의 전기적인 특성을 만족하고 있다. 향후 이는 모바일향 DRAM 개발에 큰 기여를 할 것으로 판단된다.
- Recess Channel Array Transistor에서 비대칭 채널 구조를 이용한 모바일향 90nm DRAM cell transistor를 구현하였다. 비대칭 채널 구조의 transistor는 24.8%의 드레인 포화 전류의 증가와 10.8%의 transconductance^] 증가, 그리고, 약 2배 이상의 data retention time의 향상을 가져왔다. 반면, sub-threshold 특성은 대칭 채널 구조의 transistor에 비해 큰 유의차가 없었다.
- 그림 9에서 data retention time에 대해 비교하였다. 비대칭 채널 구조인 cell transistor# 구현하여, 256Mb DRAM에서의 data retention time을 비교한 결과, 대칭 채널 구조인 cell transistor 대비 약 2배 이상의 향상된 결과를 보였다. 비대칭 채널 구조인 transistor에서 드레인 포화전류의 증가와 transconductance 의 증가가 DRAM 특성의 중요한 요소인 data retention time의 증가를 가져옴을 알 수 있다.
- 대칭 채널 구조인 경우 71mV/V로 측정되었고, 비대칭 채널 구조인 경우 48mV/V로 측정되어 약 60% 정도의 감소 효과를 보였고, 분포 역시 향상되었다. 이러한 측정 결과는 비대칭 채널 구조로 인해, 문턱 전압이 드레인 전압에 영향을 덜 받아, 안정적인 transistor 특성을 보여줄 수 있음을 알 수 있다. 그림 8에서는 transconductance에 대해 비교하였다.
- (그림 5)에서는 각각의 transistor에 대해 I-V 특성을 나타내었다. 측정 결과, Ids-Vds 특성에서는 비대칭 채널 구조를 가진 transistor인 경우, Vgs=2.1V, Vds=2.0V에서의 드레인 포화 전류는 25.1J1A로서 대칭 채널 구조를 가진 transistor의 드레인 포화 전류와 비교해볼 때 약 24.8% 증가하는 효과를 보였다. (그림 6)은 각각의 transistor 조건에 따른 동일 문턱 전압 "에서의 body effect를 비교한 것이다.
- (그림 4)에서는 두 가지 transistor 조건에 따른 sub-threshold swing을 나타내었다. 측정된 sub-threshold swing은 대칭 채널 구조에서는 110.4mV/decade로 나타났고, 비대칭 채널 구조에서는 110.9mV/decade로 나타나 두 transistor 조건에 따라 유의차를 보이지 않았다. (그림 3, 4)에서 나타난 결과 두 가지 transistor 조건에 대해서 sub-threshold 영역에서의 특성은 큰 차이를 보이지 않았다.
후속연구
- 비대칭 채널 구조를 갖는 RCAT과 대칭 채널 구조를 갖는 RCAT에 대해, 각각의 sub-threshold 특성 및 on-current 특성, GIDL 및 DIBL 특성, 그리고, data retention time에 대해 비교하였다. 모바일향 90nm DRAM에 비대칭 채널 구조를 갖는 RCAT을 적용한 결과, 매우 우수한 결과를 얻을 수 있었고, 향후 모바일향 DRAM 개발에 기여할 수 있을 것으로 판단된다.
- 본 실험에서 구현한 RCAT 구조는 기존의 공정기술로 쉽게 구현할 수 있고, Mobile 제품의 전기적인 특성을 만족하고 있다. 향후 이는 모바일향 DRAM 개발에 큰 기여를 할 것으로 판단된다.
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