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문제 정의
- 본 논문에서는 광접속기술에 사용되는 광 수신기를 설계하였다. 아래의 그림 1.
- 25 Gb/s신호에 동기를 맞추어 1/10 lambdas] 위상차를 갖는 10개의 출력신호를 내보내주는 역할을 한다. 본 논문에서 제안한 CDRe 데이터 지연방식을 사용하여 기존의 CDR의 문제점을 해결하려 하였다. CDR 은 NRZ(non return to zero)데이터에 위상을 비교하여 동기를 맞추어야 하기 때문에 CDR에 사용되는 PD(phase detector), 또는 PFD (phase frequency detector) 의 특성 및 구조에 따라 성능의 차이가 결정된다.
제안 방법
- 최근 Intel사에서 1066 MHz의FSB를 가지는 CPU 를 출시할 예정이라 발표하여, 하나의 버스라인에서 G田대역의 처리속도가 가능해질 것으로 예상된다. 하지만, chip-to-chip 또는 board-to-board 의 데이터 통신에 있어서 신호 주파수의 증가는 그에 따른 버스간의 cross talk, 임피던스 매칭, EMI(electro magnetic interface), 신호전달 지연시간, 데이터의 손실 등 해결해야 할 문제를 제시하게 되었다. 이러한 문제점들을 해결하기 위해 고속 PCB(printed circuit board) 의 연구가 활발히 진행되어 왔지만 궁극적인 해결책은 제시하지 못하고 있다.
- 하나는 전송버스와 관계되는 OPCB(optical printed circuit board) 이며, 다른 흐}나는 광 접속에 사용되는 광 송수신기 회로 와 chip to chip 또는 board to board의 인터페이스에 관한 기술이다. 본 논문에서는 이와 연계하여 광 접속기술에 관련된 1.25 Gb/s의 광 수신기를 설계하였다.
- 이러한 이유로 CDR에서 사용되는 PFD(phase frequency detector), PD (phase detector)는 VCO의 특성 개선을 위하여 half rate clock, 1/4 rate clock, 1/8 rate clock(VCO를 통해 일정 위상차를 갖는 신호를 이용하는 방식) 방식을 사용하여 VCO의 동작 주파수를 낮추려 시도하고 있다. 본 논문에서는 VCO의 동작 주파수를 낮추기 위하여 5 X 주파수 합성기를 이용하였다. 본 논문에서 설계된 VCO는 125 MHz에서 동작하며, 총 10개의 delay buffer를 사용하여 1/20 lambda의 위상 차이를 보이는 출력을 얻을 수 있다.
- 주파수 합성기는 serializer 회로를 응용하여 설계하였으며 총 10개의 VCO 출력신호가 주파수 합성기의 입력으로 인가되어 1.25 Gb/s의 주파수를 생성하게 된다. 각 단의 nmos의 입력으로는 2/5 lambda의 위상차를 보이는 VCO의 출력이 인가되며, 하나의 nmos 단과 다른 nmos 단의 위상차이는 1/5 lambda이다.
- 본 논문에서 설계한 1.25 Gb/s 광수신기 회로는 1.25 Gb/s의 광 신호를 125 Mb/s의 병렬 전기 신호로 분주하여 주는 역할을 한다. 1.
- 또한 PLL에 사용되는 PFD의 경우 주기적인 구형파의 신호가 입력으로 인가되므로 입력신호와 VCO의 신호의 위상차에 비례하여 up신호를 내보내주며, VCO와 입력신호의 위상 차이에 비례하여 down신호를 출력할 수 있으나, CDRe down신호의 경우 VCO와 입력데이터의 위상 차이에 비례하는 출력을 낼 수가 없기 때문이다. 이러한 문제를 해결하기 위하여 본 논문에서는 데이터 지연 방법을 이용하여 데이터의 변화를 예측하는 방식을 제안하였으며, 180。위상변화를 보상하기 위하여 edge 감지 형태의 PFD를 설계하였다. 제안한 형태의 PFD는 reset 명령을 추가하여 up과 down신호가 동시에 'on, 됨에 따른 charge pump loop filter에서의 charge sharing문제 역시 해결하였다.
- 이러한 문제를 해결하기 위하여 본 논문에서는 데이터 지연 방법을 이용하여 데이터의 변화를 예측하는 방식을 제안하였으며, 180。위상변화를 보상하기 위하여 edge 감지 형태의 PFD를 설계하였다. 제안한 형태의 PFD는 reset 명령을 추가하여 up과 down신호가 동시에 'on, 됨에 따른 charge pump loop filter에서의 charge sharing문제 역시 해결하였다.
- edge 감지 방식은 데이터의 edge마다 일정 출력을 내보내주는 형태로 기본 데이터의 주파수의 2배 정도의 동작 주파수를 요구하게 된다. 이러한 이유로 본 논문에서는 0.35 um CMOS 공정에서 안정적으로 동작할 수 있는 주파수 대역인 1.25 Gb/s의 CDR 을 설계하였다.
- 의 경우 첫 번째 데이터와 10번째 데이터가 총 8 ns 의 위상 차이를 갖게 되는 이유로 125 MHz(lambda=?=4 ns) 의 clock에 의해 구동되는 flip flop을 통한 최종 출력 단에서 동일 위상을 갖는 10개의 125 Ml〃s출력을 만들 수 없다. 이러한 문제를 해결하기 위해서 CDR의 10개의 출력 단에 각각 지연시간이 다른 delay cell을 추가함으로써 10 개 데이터의 위상 차이를 최소화 할 수 있겠다.
- 본 논문에서는 1.25 Gb/s에서 동작하는 광 수신기를 설계하였다. VCO의 설계에 있어 위상잡음의 감소를 위하여 5배 주파수 합성기를 추가 설계함으로써 VCO의 동작주파수를 낮추었다.
- 25 Gb/s에서 동작하는 광 수신기를 설계하였다. VCO의 설계에 있어 위상잡음의 감소를 위하여 5배 주파수 합성기를 추가 설계함으로써 VCO의 동작주파수를 낮추었다. 또한 기존의 CDR에 사용되었던 PD의 단점을 극복하고자 새로운 형태인 데이터지연 방식의 PFD를 설계하였으며, simulation을 통하여 그 성능을 검증하였다.
- VCO의 설계에 있어 위상잡음의 감소를 위하여 5배 주파수 합성기를 추가 설계함으로써 VCO의 동작주파수를 낮추었다. 또한 기존의 CDR에 사용되었던 PD의 단점을 극복하고자 새로운 형태인 데이터지연 방식의 PFD를 설계하였으며, simulation을 통하여 그 성능을 검증하였다. 그 결과 CDR의 locking 시간은 2 us, 컨트롤 전압의 peak to peak전압은 2 uV로 안정된 CDR의 성능이 확인되었으며, 직렬 1.
- 25 Gb/s의 10개의 병렬 125 Mb/s로의 데이터 변환 역시 안정적으로 이루어졌음을 알 수 있었다. 본 논문은 CMOS 0.35 um 공정을 통해 simulation을 하였다.
대상 데이터
- 은 설계한 광 수신기의 block diagram을 보여주고 있다. 설계된 광 수신기는 PD receiver와 CDR, 그리고 10개의 flip flop 단으로 구성이 된다. 2.
이론/모형
- 제안한 CDR의 단점으로는 데이터 속도의 제한이 따른다는 점이다. 본 논문에서 제안한 CDR 의 PFD의 경우 180。의 위상 변이에 대한 문제를 해결하기 위하여 edge 감지 방법을 사용하였다. edge 감지 방식은 데이터의 edge마다 일정 출력을 내보내주는 형태로 기본 데이터의 주파수의 2배 정도의 동작 주파수를 요구하게 된다.
성능/효과
- 본 논문에서는 VCO의 동작 주파수를 낮추기 위하여 5 X 주파수 합성기를 이용하였다. 본 논문에서 설계된 VCO는 125 MHz에서 동작하며, 총 10개의 delay buffer를 사용하여 1/20 lambda의 위상 차이를 보이는 출력을 얻을 수 있다. 그림 2.
- 이에 반해 Alexander 빙-식의 PD는 위의 단점에 해당하는 고조파성분에서 주파수의 안정화와 charge sharing의 단점은 없지만, 입력 신호의 위상의 차이에 선형적이 아닌 일정한 출력신호를 내보낸다는 단점이 있다. 본 논문에서는 데이터 지연방식을 사용하여 입력 신호의 위상차에 선형적인 출력을 내보내며, charge sharing과 고조파 주파수에서의 안정화라는 문제를 해결하였다. CDR에서는 PLL에서 사용되는 일반적인 PFD를 사용하지 못한다.
- VCO의 컨트롤전압이란 VCO의 출력 주파수의 흔들림 정도를 나타내며, 이는 VCO출력 신호의 jitter 및 위상 잡음을 나타내는 수치가 된다. simulation의 결과에서 볼 수 있듯이 CDR에 사용되는 PLL의 lockinge 약 2 us근방에서 형성되며, 컨트롤 전압의 peak-to-peak 전압은 2 uV임을 확인할 수 있었다. 여기에서 2 us 의 locking 시간은 다소 길게 느껴질 수도 있으나, CDR에 인가되는 입력 데이터를 /10001001011001, 의 반복 형태로 사용한 점을 감안하면 특성이 나쁘지 않음을 알 수 있다.
- 여기에서 2 us 의 locking 시간은 다소 길게 느껴질 수도 있으나, CDR에 인가되는 입력 데이터를 /10001001011001, 의 반복 형태로 사용한 점을 감안하면 특성이 나쁘지 않음을 알 수 있다. 또한 컨트롤 전압의 peak-to-peak전압이 2 uV 대역에서 형성이 되어 상당히 안정된 출력 주파수를 얻을 수 있음을 확인할 수 있다. 제안한 CDR의 단점으로는 데이터 속도의 제한이 따른다는 점이다.
- 또한 기존의 CDR에 사용되었던 PD의 단점을 극복하고자 새로운 형태인 데이터지연 방식의 PFD를 설계하였으며, simulation을 통하여 그 성능을 검증하였다. 그 결과 CDR의 locking 시간은 2 us, 컨트롤 전압의 peak to peak전압은 2 uV로 안정된 CDR의 성능이 확인되었으며, 직렬 1.25 Gb/s의 10개의 병렬 125 Mb/s로의 데이터 변환 역시 안정적으로 이루어졌음을 알 수 있었다. 본 논문은 CMOS 0.
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