[논문]효율적인 ESD(ElectroStatic Discharge) test를 위한 Stress mode 제안

강지웅; 장석원; 곽계달

효율적인 ESD(ElectroStatic Discharge) test를 위한 Stress mode 제안
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대한기계학회 2008년도 추계학술대회A, 2008 Nov. 05, 2008년, pp.1289 - 1294

강지웅 (한양대학교 전자전기컴퓨터공학부) , 장석원 (한양대학교 신뢰성분석연구센터(RARC)) , 곽계달 (한양대학교 전자전기컴퓨터공학부)

Abstract ▼ AI-Helper

Electrostatic discharge(ESD) phenomenon is a serious reliability concern. It causes approximately most of all field failures of IC. To quality the ESD immunity of IC product, there are some test methods and standards developed. ESD events have been classified into 3 models, which are HBM, MM and CDM. All the test methods are designed to evaluate the ESD immunity of IC products. This study provides an overview among ESD test methods on ICs and an efficient ESD stress method. We have estimated on all pin combination about the positive and negative ESD stress. We make out the weakest stress mode. This mode called a worst-case mode. We proposed that positive supply voltage pin and I/O pin combination is efficient because it is a worst-case mode.

AI 본문요약
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문제 정의

표준 규정에 따라 시험을 진행했을 때에는 IC 의 모든 핀의 조합을 시도해보기 때문에 많은 시료와 시험횟수를 요구하게 된다. 그래서 본 연구 에서는 내구성의 취약점을 찾아 시험을 진행하면서 사용되는 시료와 시험 횟수가 줄일 수 있는 방법을 찾아 효율적으로 ESD 소자내구성을 판단할 수 있는 수정된 stress mode를 제안하고자 한다.
. 본 시험에서는 특정 IC에 ESD 충격이 가해졌을 때에 결과로 도출되는 최악의 핀의 조합 (worst-case pin)을 도출하는 목적이기에 각 횟수와 시간 간격은 동일하게 유지하였다..

제안 방법

본 연구에서는 Fig. 6과 같이 소자의 정상동작곡선과 비교해서 (a)와 같은 short 가 발생하거나 (b)와 같은 기능적 열화현상이 보이는 전압/전류 특성곡선이 나타나는 것을 고장 판단의 기준으로 정하고 고장시점에서의 전압을 측정하였다.
각 IC의 고장까지의 정전압 측정치를 순서대로 Table 3, 4, 5에 각각 제시하였다. 각 수치는 3회의 시험을 통해 얻어진 값의 평균치를 구하고 평균치에 가장 가까운 측정치 중 가장 낮은 값을 선택하여 기록하였다..
. 각 표의 Test mode는 power supply pin과 I/O pin과 ground pin의 각각의 값들을 모드별로 나누고 각 모드에서의 최저 고장전압을 기준으로 선정하였다.
시험은 각 mode 별로 시료에 각 핀의 조합에 양과 음의 ESD stress를 3회 인가하였다. 고장이 발생하는 상태까지 50V에서 시작하여 50V씩 증가시키면서 측정하였다. 방전회수(zap number)는 3회, 방전간 시간(zap interval)은 1초로 하였다.
본 연구에서는 ESD 고장 시험의 육안분석 (visual inspection)은 소자의 패키지상의 외관 파괴 까지 발생하는 전압까지 사용하지 않고 내부의 고장위치를 파악하는 목적이 아니므로 배제하였고 전압, 전류 특성분석만을 시행하였다..
시험은 각 mode 별로 시료에 각 핀의 조합에 양과 음의 ESD stress를 3회 인가하였다. 고장이 발생하는 상태까지 50V에서 시작하여 50V씩 증가시키면서 측정하였다.

대상 데이터

시험에서 시료는 audio DAC IC, general purpose Op-Amp IC, digital Amp IC 3가지가 사용 되었다. 각 IC의 고장까지의 정전압 측정치를 순서대로 Table 3, 4, 5에 각각 제시하였다.

이론/모형

대표적으로 IC를 시험하는 경우에는 HBM(Human Body Model), MM (Machine Model), CDM(Charged Device Model) 3가지가 사용되며 세 모델은 Table 2에 나타낸 것과 같이 각 모델이 가지는 소자의 값이나 시험기준에 차이를 나타낸다. 본 연구의 시험은 MM의 기준에 맞춰 실시되었다.

성능/효과

ESD level을 시험할 때 시행되는 각 test mode의 각 핀의 조합에 있어서 최악의 경우를 보이는 핀이 동일한 핀을 조합하여 정리했을 때 positive supply voltage pin과 I/O pin의 조합을 대상으로 했을 때 가장 효율적인 ESD 시험 stress mode가되는 것을 알 수 있다.
JEDEC 표준으로 살펴보면 각 파워핀에 대해 모든 입출력핀의 ESD 충격을 가해 시험을 할 것을 요구하고 있지만 해당 핀의 내구성에 대한 지표로서의 전압을 구하는데 있어서 IC의 positive supply voltage pin과 I/O pin의 조합을 중심으로 한 측정만으로 판단하는 것을 통해 본 연구의 시료에서 68.4%~70.0%정도의 시료를 줄이는 효율성을 얻을 수 있었다. 이 결과를 바탕으로 취약한 stress mode를 기준으로 시험을 시행함으로서 기존의 시험보다 효율적인 ESD 시험을 가능하게 할 것이다.
표에서 알 수 있듯이 표준의 시험방식을 통해 사용된 시료의 개수와 본 연구에서 수정 제안한 방식에서 사용된 시료의 개수를 비교해 보면 동일한 IC를 시험하게 되는 경우 연구에서 제안한 positive supply voltage pin(V_CC, V+, V_DD)과 I/O pin과의 조합만을 시험에 이용하는 것이 표준의핀 조합보다 약 6 8%이상의 zapping 횟수와 시료를 줄이는 효율성을 가지며 핀의 수가 증가함에 따라 효율도 증가하는 경향을 보인다.

후속연구

0%정도의 시료를 줄이는 효율성을 얻을 수 있었다. 이 결과를 바탕으로 취약한 stress mode를 기준으로 시험을 시행함으로서 기존의 시험보다 효율적인 ESD 시험을 가능하게 할 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	정전기의 대전과 방전은 어떤 세가지 원인이 있는가?	정전기의 대전과 방전은 크게 세 가지의 원인으로 발생한다. 첫 번째로 가장 보편적인 원인은 human handling에 의한 것으로 사람의 몸에 최대 20kV의 전하가 쌓일 수 있다. 방전 시 1∼10A의 전류가 10ns∼100ns의 짧은 시간동안 일어나며 발생하는 에너지의 양은 micro-joules 단위로 작은 양이지만 소자의 면적도 작기 때문에 충분히 고장이 일어날 수 있는 원인이 된다. 두 번째 원인은 IC가 대전된 표면, 재료에 접촉하거나 운송할 때 그라운드전위에 접촉할 때 대전된 전하들이 그라운드 쪽으로 방전되는 것이다. 핀이나 내부 연결선으로 커다란 전류가 유입 되어 내부에 커다란 전압을 생성시켜 얇은 유전체와 절연체에 손상을 주게 된다. 또한 자동화 시스템의 경우 부적절한 접지에 의해 운반기기에 전하가 축적되어 발생하게 된다. 대전량은 크나 정전압(static voltage)은 대체적으로 낮고 짧은 시간 동안 일어나며 높은 전류펄스가 발생한다. 세 번째 원인은 소자외부의 자기장에 의해서 발생한다. 자기장(magnetic field)에 의해 소자 내부에 유도전하(induced charge)를 생성되어 방전되면서 발생하는 1ns미만의 짧은 시간에 높은 과도 전류가 고장을 발생시킬 수 있다.
	정전기는 무엇의 원인이 되는가?	정전기는 전자 소자와 제품의 설계와 제조 측면에서 발생하는 고장의 원인이 되어왔다. 정전 기방전(electrostatic discharge/ ESD)에 의한 고장은 소자와 제품의 생산, 점검, 보관, 조립, 운송, 실제운용 및 수리에 걸친 전 분야에 걸쳐 영향을 미치기 때문에 심각한 문제가 되었다.
	정전 기방전(electrostatic discharge/ ESD)에 의한 고장이 심각한 이유는?	정전기는 전자 소자와 제품의 설계와 제조 측면에서 발생하는 고장의 원인이 되어왔다. 정전 기방전(electrostatic discharge/ ESD)에 의한 고장은 소자와 제품의 생산, 점검, 보관, 조립, 운송, 실제운용 및 수리에 걸친 전 분야에 걸쳐 영향을 미치기 때문에 심각한 문제가 되었다. 더욱이 전자기술의 발전으로 보다 높은 집적도, 고성능, 절전형 회로가 만들어졌고 이러한 회로들은 ESD 충격에 보다 민감하게 되었다.

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