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DC 옵셋의 영향을 제거한 페이저 연산 기법
Phasor Estimation Method Eliminating the Effect of the DC offsets 원문보기

대한전기학회 2009년도 제40회 하계학술대회, 2009 July 14, 2009년, pp.203 - 204  

이동규 (명지대학교) ,  김형규 (명지대학교) ,  권영진 (명지대학교) ,  강상희 (명지대학교)

Abstract AI-Helper 아이콘AI-Helper

In this paper, we propose a Fourier transform-based modified phasor estimation method to eliminate the adverse influence of exponentially decaying DC offsets. Discrete Fourier Transform (DFT) is generally used to calculate the phasor of the fundamental frequency component in digital protective relay...

AI 본문요약
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문제 정의

  • 본 논문에서는 DFT를 이용한 페이저 연산시 복수의 DC 옵셋이 존재하는 경우에도 안정적으로 DC 옵셋의 영향을 제거하기 위한 푸리에 변환 기반의 페이저 추정 방법을 제안하였다. 제안된 방법은 한 주기 샘플 데이터를 4개의 샘플 조합으로 구분하여 코사인 필터를 통과 시키고 그 결과를 이용하여 DC 옵셋 성분을 추정하고, DC 옵셋의 영향을 제거하므로 푸리에 변환을 위한 한 주기 데이터만을 사용한다.
  • 본 논문에서는 Even/Odd-sample-set DFT 기법의 단점을 개선하기 위하여 한 주기 샘플 데이터를 4개의 샘플 조합으로 구분하여 코사인 필터를 통과 시키고 그 결과를 이용하여 DC 옵셋 성분을 추정하고, DC 옵셋의 영향을 제거하는 기법을 제안한다. 고장 전류의 특성을 반영한 모의 신호를 이용하여 제안된 알고리즘의 성능을 검토하였다.

가설 설정

  • 2개의 DC 옵셋 성분이 포함된 경우 알고리즘의 성능을 평가하기 위해 모의신호를 다음과 같이 가정하였다.
  • DC 옵셋의 영향을 감소시키거나 제거하기 위한 방법으로 디지털 미믹(mimic) 필터를 사용하는 방법이 제안되었으나[1], 미믹 필터의 설계시 DC 옵셋의 시정수를 특정한 값으로 가정한다. 그렇지만 DC 옵셋의 시정수는 고장 발생 순간의 계통 구성, 고장 거리, 고장 저항 등에 의해 변하는 값이므로 고장 전류에 포함된 DC 옵셋의 시정수 값이 필터 설계시 가정된 시정수 값과 다를 경우 오차를 발생시키게 된다.
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질의응답

핵심어 질문 논문에서 추출한 답변
이산 푸리에 변환은 어떤 방법인가? 이산 푸리에 변환(Discrete Fourier Transform)은 각종 보호 및 제어 기기에서 전력 주파수 성분의 페이저를 추정하기 위해 가장 일반적으로 사용되는 방법으로 구현이 간단하고, 고조파 성분에 강한 특성을 보이지만 입력 신호에 지수 감쇄하는 DC 옵셋 성분이 존재하는 경우 계산된 페이저에 DC 성분에 의한 오차가 발생한다는 단점이 있다.
이산 푸리에 변환의 단점은 무엇인가? 이산 푸리에 변환(Discrete Fourier Transform)은 각종 보호 및 제어 기기에서 전력 주파수 성분의 페이저를 추정하기 위해 가장 일반적으로 사용되는 방법으로 구현이 간단하고, 고조파 성분에 강한 특성을 보이지만 입력 신호에 지수 감쇄하는 DC 옵셋 성분이 존재하는 경우 계산된 페이저에 DC 성분에 의한 오차가 발생한다는 단점이 있다.
페이저 연산시 지수 감쇄하는 DC 옵셋에 대한 대책이 고성능의 보호 및 제어 기기를 구현하기 위해 필요한 근거는 무엇인가? 고장 전류는 일반적으로 정현파 성분과 지수 감쇄하는 DC 옵셋 성분의 조합으로 표현되며, 고장 저항이 있는 경우 고장 전류는 2개 이상의 DC 옵셋 성분을 포함하게 된다. 지수 감쇄하는 DC 옵셋 성분은 비주기적인 신호로써 모든 주파수 대역에 임의의 값을 갖는 특성을 보이므로 DFT를 이용하여 페이저를 연산하는 경우 정확도 및 변환 속도에 큰 영향을 미치게 되며[1], 이는 보호 계전기의 오/부동작 및 계측 기기의 정밀도 저하의 원인이 된다. 따라서 고성능의 보호 및 제어 기기를 구현하기 위해서는 페이저 연산시 지수 감쇄하는 DC 옵셋에 대한 대책을 마련해야만 한다.
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