[논문]SiGe/Si 이종접합구조의 채널을 이용한 SOI n-MOSFET의 DC 특성

최아람; 최상식; 양현덕; 김상훈; 이상흥; 심규환

SiGe/Si 이종접합구조의 채널을 이용한 SOI n-MOSFET의 DC 특성
DC Characteristic of Silicon-on-Insulator n-MOSFET with SiGe/Si Heterostructure Channel 원문보기

최아람 (전북대학교, 반도체물성연구소, 반도체과학기술학과) , 최상식 (전북대학교, 반도체물성연구소, 반도체과학기술학과) , 양현덕 (전북대학교, 반도체물성연구소, 반도체과학기술학과) , 김상훈 (한국전자통신연구원) , 이상흥 (한국전자통신연구원) , 심규환 (전북대학교, 반도체물성연구소, 반도체과학기술학과)

Silicon-on-insulator(SOI) MOSFET with SiGe/Si heterostructure channel is an attractive device due to its potent use for relaxing several limits of CMOS scaling, as well as because of high electron and hole mobility and low power dissipation operation and compatibility with Si CMOS standard processing. SOI technology is known as a possible solution for the problems of premature drain breakdown, hot carrier effects, and threshold voltage roll-off issues in sub-deca nano-scale devices. For the forthcoming generations, the combination of SiGe heterostructures and SOI can be the optimum structure, so that we have developed SOI n-MOSFETs with SiGe/Si heterostructure channel grown by reduced pressure chemical vapor deposition. The SOI n-MOSFETs with a SiGe/Si heterostructure are presented and their DC characteristics are discussed in terms of device structure and fabrication technology.

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문제 정의

SiGe과 SOI MOSFET의 특성을 접목시켜 SiGe 채널로 동작속도룔 높이고, SOI 구조로 기판의 기생 capacitor와 누설전류를 감소시켜 신至의 감쇄를 제어함으로써 성능올 개선시키고자 하였다. SiGe/Si 이종접합 구조의 채널을 갖는 S이 MOSFET에서 소자의 게이트 폭에 대한 DC 특성을 분석하였다.
본 논문에서는 SiGe과 SOI MOSFET의 특성을 접목시켜 SiGe 채널로 동작속도를 높이고, SOI 구조로 기판의 기생 capacitor와 누설전류를 감소시켜 신호의 감쇄를 줄임으로써 성능을 개선시키고자 수행되었다. SiGe/Si 이종접합 구조의 채널을 갖는 SOI MOSFET을 제작하였고, 소자의 구조에 따른 DC 특성을 분석하였다.

제안 방법

성능을 개선시키고자 수행되었다. SiGe/Si 이종접합 구조의 채널을 갖는 SOI MOSFET을 제작하였고, 소자의 구조에 따른 DC 특성을 분석하였다.
하였다. SiGe/Si 이종접합 구조의 채널을 갖는 S이 MOSFET에서 소자의 게이트 폭에 대한 DC 특성을 분석하였다. 소자의 게이트 폭이 증가할수록 같은 전압에서 더 많은 전류가 호로고 트랜스컨덕턴스가 증가하였으며, 모든 게이트 폭에서 kink 효과가 드레인.
그림2와 동일한 소자에 대해 트랜스컨덕턴스 값과 드레인 전압에 따른 문턱전압의 변화를 보기 위하여, 그림3과 같이 VG-ID 측정을 통해 트랜스컨덕턴스와 문턱전압의 변화를 알아보았다.
소자의 DC 특성은 HP4155A 반도체 파라미터 분석기룔 이용하여 측정하였다. 측정조건은 드레인 전압과 게이트 전압을 0-1.5 V까지 0.5 V step으로 인가하였고, 상온에서 드레인 전류와 트랜스컨덕턴스 값을 측정하였다.

대상 데이터

본 실험에서는 게이트의 길이가 0.5 ㎛로 제작된 n- MOSFET을 이용하였다. 이종접합 구조의 채널에 사용된 Si/Sio.
표준공정이 소자에 맞게 수정되었는데, 소스-드레인과 게이트의 형성, 그리고 열처리의 조건에 있어서는 최적화가 향후 필요로 된다. 소자의 DC 특성은 HP4155A 반도체 파라미터 분석기룔 이용하여 측정하였다. 측정조건은 드레인 전압과 게이트 전압을 0-1.
5 ㎛로 제작된 n- MOSFET을 이용하였다. 이종접합 구조의 채널에 사용된 Si/Sio.gGeoeSi quantum well 에피 성장에는 RPCVD(Reduced Pressure Chemical Vapor Deposition)가 이용되었으며, SOI 기판 위에 100 A의 Si 씨앗층, 100 A의 Sio.8GeO₂ 채널층, 70 A의 Si c叩층을 차례로 성장되었다. 게이트 산화막은 800 P, H₂/O₂ 분위기에서 열산화에 의해 70 A두께로 성장되었고, phosphorus 도핑된(그2x10” cm'3) 게이트 폴리 층이 550 P에서 증착되었다.

성능/효과

측정한 결과를 보여준다. 게이트 전압이 1.5 V일 패 포화전류는 5 mA에서 13 mA로 증가하여 게이트 폭이 증가함에 따라 ID 값이 증가하는 전형적인 모습을 보였다. 게이트 폭에 마라 게이트 전압이 증가하면 드레인 전류의 증가 폭이 증가함을 콜 수 있었다.
5 V일 패 포화전류는 5 mA에서 13 mA로 증가하여 게이트 폭이 증가함에 따라 ID 값이 증가하는 전형적인 모습을 보였다. 게이트 폭에 마라 게이트 전압이 증가하면 드레인 전류의 증가 폭이 증가함을 콜 수 있었다. 게이트 전압을 낮게 걸어주는 경우 kink 盗과가 나타났다.
게이트전압의 차이에 따라 나타났다. 드레인 전압이 1 V 이상 일 패 트랜스컨덕턴스가 게이트 전압의 증가에 따라 증가하는 결과에서는 트랜스컨덕턴스의 증감과 kink 현상이 상호 관계함을 보였다.
드레인 전압이 1 V 이하일 경우 문턲 전압은 0.5 V 정도였으나 1.5 V에서는 0.25 V정도로 극히 작은 것을 보면 드레인 전압이 1 V 이상이 될 때 문턱전압의 감소가 더욱 뚜렷하게 나타남을 알 수 았다.
문턱 전압은 드레인 전압이 증가할수록 감소함을 볼 수 있었다. 드레인 전압이 1 V 이하일 경우 문턲 전압은 0.
SiGe/Si 이종접합 구조의 채널을 갖는 S이 MOSFET에서 소자의 게이트 폭에 대한 DC 특성을 분석하였다. 소자의 게이트 폭이 증가할수록 같은 전압에서 더 많은 전류가 호로고 트랜스컨덕턴스가 증가하였으며, 모든 게이트 폭에서 kink 효과가 드레인. 게이트전압의 차이에 따라 나타났다.
트랜스컨덕턴스는 드레인 전압01 1 V일 때 6, 11, 13, 15 mS로 최대값을 나타냈으며, 게이트 폭이 증가할수록 트랜스 컨덕턴스의 최대값이 6~15 mS로 증가함을 알 수 있다. 이는 소자의 게이트 폭이 증가할수록 채널의 면적이 증가하여 트랜스컨덕턴스의 값이 증가하였고, 드레인 전압이 1 V 이상일 때 트랜스컨덕턴스가 게이트 전압의 증가함에 따라 증가하였오므로 트랜스컨덕턴스는 S 이의 kink 효과에 영향이 크다*

후속연구

표준공정이 소자에 맞게 수정되었는데, 소스-드레인과 게이트의 형성, 그리고 열처리의 조건에 있어서는 최적화가 향후 필요로 된다. 소자의 DC 특성은 HP4155A 반도체 파라미터 분석기룔 이용하여 측정하였다.

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