초록

용어보기논문에서 용어와 풀이말을 자동 추출한 결과로, 시범 서비스 중입니다. AI-Helper

현재 cache의 성능 향상을 위한 많은 기법들이 제안되고 있으며, Latency Hiding 기법 역시 cache의 효율적인 사용을 위해 많은 연구가 진행 되어 왔다. write buffer를 사용한 write Latency hiding기법이나 multi threading을 사용한 Latency Hiding 방법 등 여러 기법들이 연구되어 왔으며, 지금도 Latency hiding을 위한 많은 연구들이 지속적으로 진행되고 있다. 본 논문 역시 효율적인 Latency Hiding을 위한 누적 버퍼를 제안한다. 본 논문은 누적 버퍼의 활용도를 조사하여 얼마나 효율적으로 Latency를 은폐했는지, 또 버퍼를 사용함으로써 얻는 다른 이점에 대해 집중적으로 연구하였다.

현재 cache의 성능 향상을 위한 많은 기법들이 제안되고 있으며, Latency Hiding 기법 역시 cache의 효율적인 사용을 위해 많은 연구가 진행 되어 왔다. write buffer를 사용한 write Latency hiding기법이나 multi threading을 사용한 Latency Hiding 방법 등 여러 기법들이 연구되어 왔으며, 지금도 Latency hiding을 위한 많은 연구들이 지속적으로 진행되고 있다. 본 논문 역시 효율적인 Latency Hiding을 위한 누적 버퍼를 제안한다. 본 논문은 누적 버퍼의 활용도를 조사하여 얼마나 효율적으로 Latency를 은폐했는지, 또 버퍼를 사용함으로써 얻는 다른 이점에 대해 집중적으로 연구하였다.

AI 본문요약

엑셀 다운로드 AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

• 연구 주제
• 연구 방법
• 연구 결과

문제 정의

• 본 논문에서는 효율적인 Latency Hiding을 제안하고 있다. 일반 하드웨어에서 miss데이터를 버퍼에 저장한 뒤 memory에서 요청한 데이터가 오는 동안 새로운 입력을 받고 처리할 수 있도록 하여 요청한 정보가 도착하는 동안의 Latency를 은폐시킨다.
• 이로서 cache는 새로운 입력을 받을 수 있게 되고 Latency가 자연스레 은폐될 수 있는 것이다. 본 논문은 버퍼의 활용성과 버퍼 참조로 인해 감소하는 Cache 접근 횟수에 대해 집중적으로 연구하였다.

가설 설정

• 버퍼 라인의 구조는 주소 Tag와 데이터 그리고 주소 카운터, Ready bit로 구성된다. 주소 tag는 22bit로 주소의 태그를 저장하며 버퍼에 저장되는 데이터는 32byte로 가정하여 실험하였다. counter는 현재 라인에 저장되어 있는 동일한 tag를 가진 주소의 개수를 표시하고 있다.

제안 방법

• cache는 현재 2 associative cache로서 block size는 32비트이며 세트 수는 1024개로 실험하였다. 또한 cache의 성능 향상을 위해 Victim cache를 사용하였다.
• 본 논문에서는 표1과 같이 3개의 Trace 파일을 사용하여 성능 조사를 실시하였다. 첫 번째 파일은 실제 RAB에서 사용하는 메모리 주소를 사용한 파일이고, 두 번째와 세 번째는 SPEC2006 파일을 사용하였다.
• 첫 번째 파일은 실제 RAB에서 사용하는 메모리 주소를 사용한 파일이고, 두 번째와 세 번째는 SPEC2006 파일을 사용하였다. 하지만 현재 Instruction에서의 버퍼 성능에 대한 의심이 남아 실험은 Read와 Write의 두 부분에 대한 성능 조사만 이루어졌다. cache는 현재 2 associative cache로서 block size는 32비트이며 세트 수는 1024개로 실험하였다.

대상 데이터

• 본 논문에서는 표1과 같이 3개의 Trace 파일을 사용하여 성능 조사를 실시하였다. 첫 번째 파일은 실제 RAB에서 사용하는 메모리 주소를 사용한 파일이고, 두 번째와 세 번째는 SPEC2006 파일을 사용하였다. 하지만 현재 Instruction에서의 버퍼 성능에 대한 의심이 남아 실험은 Read와 Write의 두 부분에 대한 성능 조사만 이루어졌다.

후속연구

• 뿐만 아니라 같은 memory를 참조하는 주소들끼리 함께 처리함으로 써 그에 따른 cache 접근 횟수의 감소 또한 실험 결과에서 나타났다. 본 논문은 단일 Thread 처리가 필요한 프로세서에서의 cache Latency Hiding기법으로 incoherent한 주소를 참조하는 cache에 적용한다면 높은 효율을 기대할 수 있을 것이다.

본문요약 정보가 도움이 되었나요? 예 아니오 제출

이 논문을 인용한 문헌

더보기