본 연구에서는 채널 폭 변화에 따른 나노와이어 GAA 소자의 GIDL 전류 (Gate Induced Drain Leakage Current)를 측정하고, hot carrier 스트레스를 인가하였을 때 소자의 GIDL전류특성 변화를 분석하였다. 소자의 길이는 250nm로 고정시키고 채널 폭이 10nm, 50nm, 80nm, 130nm인 소자들을 사용하여 측정하였다. 스트레스 전의 소자를 측정한 결과 채널 폭이 감소할수록 GIDL전류가 증가하였고, 채널 폭이 증가할수록 구동전류는 증가함을 확인하였다. Hot carrier 스트레스에 따른 GIDL 전류 측정값의 변화율은 채널 폭이 감소할수록 큰 변화율을 보였다. 또한, 채널 폭이 감소할수록 또 hot carrier 스트레스 후 GIDL 전류가 증가하는 이유를 소자 시뮬레이션을 통하여 확인하였다.
본 연구에서는 채널 폭 변화에 따른 나노와이어 GAA 소자의 GIDL 전류 (Gate Induced Drain Leakage Current)를 측정하고, hot carrier 스트레스를 인가하였을 때 소자의 GIDL전류특성 변화를 분석하였다. 소자의 길이는 250nm로 고정시키고 채널 폭이 10nm, 50nm, 80nm, 130nm인 소자들을 사용하여 측정하였다. 스트레스 전의 소자를 측정한 결과 채널 폭이 감소할수록 GIDL전류가 증가하였고, 채널 폭이 증가할수록 구동전류는 증가함을 확인하였다. Hot carrier 스트레스에 따른 GIDL 전류 측정값의 변화율은 채널 폭이 감소할수록 큰 변화율을 보였다. 또한, 채널 폭이 감소할수록 또 hot carrier 스트레스 후 GIDL 전류가 증가하는 이유를 소자 시뮬레이션을 통하여 확인하였다.
In this work, the characteristics of GIDL current in nanowire GAA MOSFET with different channel width and hot carrier stress. When the gate length is fixed as a 250nm the GIDL current with different channel width of 10nm, 50nm, 80nm, and 130nm have been measured and analyzed. From the measurement, t...
In this work, the characteristics of GIDL current in nanowire GAA MOSFET with different channel width and hot carrier stress. When the gate length is fixed as a 250nm the GIDL current with different channel width of 10nm, 50nm, 80nm, and 130nm have been measured and analyzed. From the measurement, the GIDL is increased as the channel width decreaes. However, the derive current is increased as the channel width increases. From measurement results after hot carrier stress, the variation of GIDL current is increased with decreasing channel width. Finally, the reasons for the increase of GIDL current with decreasing channel width and r device. according to hot carrier stress GIDL's variation shows big change when width and the increase of GIDL current after hot carrier stress are confirmed through the device simulation.
In this work, the characteristics of GIDL current in nanowire GAA MOSFET with different channel width and hot carrier stress. When the gate length is fixed as a 250nm the GIDL current with different channel width of 10nm, 50nm, 80nm, and 130nm have been measured and analyzed. From the measurement, the GIDL is increased as the channel width decreaes. However, the derive current is increased as the channel width increases. From measurement results after hot carrier stress, the variation of GIDL current is increased with decreasing channel width. Finally, the reasons for the increase of GIDL current with decreasing channel width and r device. according to hot carrier stress GIDL's variation shows big change when width and the increase of GIDL current after hot carrier stress are confirmed through the device simulation.
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문제 정의
본 논문에서는 나노와이어 GAA MOSFET 을 사용하여 채널 폭의 변화와 hot carrier 후에 증가하는 GIDL 전류를 측정하고 분석하였다. 사용된 소자는 게이트 길이가 250nm 이고 채널 폭은 10nm, 50nm, 80nm, 130nm 이다.
제안 방법
LPCVD 방식을 이용하여 터널링 옥사이드 2nm, 트랩 층 2nm와 차단 옥사이드 2nm를 증착하였으며 총 옥사이드 두께는 6nm이다. 3차원 소자 시뮬레이터인 ATLAS 소프트웨어를 사용하여 GIDL 전류 측정조건에서 구한 표면 전계를 통하여 측정결과를 확인하였다.
채널 폭이 작을수록 GIDL 전류가 증가함을 확인할 수 있었고, 반대로 ON 전류는 채널 폭이 큰 소자가 큰 것을 확인할 수 있었다. GIDL 전류가 채널의 전체 둘레 길이 때문에 폭에 따라 다른지를 확인하기 위하여 둘레길이에 따른 GIDL 전류를 분석하였다. 그림 3은 초기 나노와이어 GAA MOSFET의 채널 폭 변화에 따른 GIDL을 둘레(C=높이∙2+채널 폭∙2)로 나눈 그래프로서 GIDL 전류의 특성은 변하지 않게 나타났다.
반응성 이온 식각(reactive-ion-etching)을 통해 채널과 기판을 분리하고 두께가 70nm인 TEOS를 STI방식으로 격리하였다. LPCVD 방식을 이용하여 터널링 옥사이드 2nm, 트랩 층 2nm와 차단 옥사이드 2nm를 증착하였으며 총 옥사이드 두께는 6nm이다. 3차원 소자 시뮬레이터인 ATLAS 소프트웨어를 사용하여 GIDL 전류 측정조건에서 구한 표면 전계를 통하여 측정결과를 확인하였다.
사용된 소자는 게이트 길이가 250nm 이고 채널 폭은 10nm, 50nm, 80nm, 130nm 이다. 또 hot carrier 인가하기 전과 후의 채널 폭 별로 GIDL 전류의 변화정도를 비교하였다. 마지막으로 시뮬레이션을 통하여 전계 분포를 비교 및 분석하여 채널 폭에 따른 GIDL 전류 특성을 분석하였다.
또 hot carrier 인가하기 전과 후의 채널 폭 별로 GIDL 전류의 변화정도를 비교하였다. 마지막으로 시뮬레이션을 통하여 전계 분포를 비교 및 분석하여 채널 폭에 따른 GIDL 전류 특성을 분석하였다.
Bosch process 방식으로 P-type (100)기판에 채널 폭은 10nm~130nm, 높이는 10nm, 채널 길이는 250nm로 제작되었다. 반응성 이온 식각(reactive-ion-etching)을 통해 채널과 기판을 분리하고 두께가 70nm인 TEOS를 STI방식으로 격리하였다. LPCVD 방식을 이용하여 터널링 옥사이드 2nm, 트랩 층 2nm와 차단 옥사이드 2nm를 증착하였으며 총 옥사이드 두께는 6nm이다.
채널 폭에 따른 나노와이어 GAA MOSFET를 사용하여 hot carrier 스트레스 전/후의 GIDL 전류 특성을 측정 분석하였다. Hot carrier 스트레스 전의 GIDL 전류는 채널 폭이 작을수록 큰 것 을 알 수 있었다.
대상 데이터
그림 1은 나노와이어 GAA MOSFET의 소자 구조를 나타낸 것이다. Bosch process 방식으로 P-type (100)기판에 채널 폭은 10nm~130nm, 높이는 10nm, 채널 길이는 250nm로 제작되었다. 반응성 이온 식각(reactive-ion-etching)을 통해 채널과 기판을 분리하고 두께가 70nm인 TEOS를 STI방식으로 격리하였다.
본 논문에서는 나노와이어 GAA MOSFET 을 사용하여 채널 폭의 변화와 hot carrier 후에 증가하는 GIDL 전류를 측정하고 분석하였다. 사용된 소자는 게이트 길이가 250nm 이고 채널 폭은 10nm, 50nm, 80nm, 130nm 이다. 또 hot carrier 인가하기 전과 후의 채널 폭 별로 GIDL 전류의 변화정도를 비교하였다.
성능/효과
채널 폭에 따른 나노와이어 GAA MOSFET를 사용하여 hot carrier 스트레스 전/후의 GIDL 전류 특성을 측정 분석하였다. Hot carrier 스트레스 전의 GIDL 전류는 채널 폭이 작을수록 큰 것 을 알 수 있었다. 이는 소자 시뮬레이션 결과와 같이 채널 폭이 작을수록 표면 전계가 증가하기 때문이다.
2)Weff] 평면으로 간략화하여 분석하였고, VGS가 음의 방향으로 커지면 수식 (2) 에 의해 R이 감소할수록 ES가 증가하였다. 그러므로, 채널 폭이 작은 소자일수록 그래프의 기울기가 완만해짐을 알 수 있었고, GIDL 전류가 커짐을 확인하였다. [11]
수식 (2)를 (1)에 대입하여 x축은 1-(VDS -1.2) y축은 ln[IDS/(VDS-1.2)Weff] 평면으로 간략화하여 분석하였고, VGS가 음의 방향으로 커지면 수식 (2) 에 의해 R이 감소할수록 ES가 증가하였다.
그림에서 채널 폭 50nm 소자가 채널 폭 10nm소자보다 큰 것은 측정 오류로 사료된다. 전체적으로 채널 폭이 감소할수록 계면상태 밀도 생성이 많으며 이로 인하여 드레인 전류 변화률과 GIDL 전류 변화률이 증가하는 것으로 사료된다.
시뮬레이션은 VG=-3V, VD=1V로 설정하였다. 채널 폭이 10nm, 130nm인 소자 모두 가장자리 부분에서 전계가 가장 크게 나타남을 볼 수 있었고, 채널 폭이 작을수록 ES가 큰 것을 시뮬레이션을 통해 검증하였다. 결국 채널 폭이 작을수록 GIDL 전류가 증가한 것은 채널 폭이 작을 수록 표면 전계가 증가하게 되고 이로인하여 GIDL 전류 밀도가 크기 때문으로 사료된다.
그림 2는 스트레스전의 나노와이어 GAAMOSFET의 채널 폭 변화에 따른 GIDL 전류와 ON 전류를 나타낸 그래프이다. 채널 폭이 작을수록 GIDL 전류가 증가함을 확인할 수 있었고, 반대로 ON 전류는 채널 폭이 큰 소자가 큰 것을 확인할 수 있었다. GIDL 전류가 채널의 전체 둘레 길이 때문에 폭에 따라 다른지를 확인하기 위하여 둘레길이에 따른 GIDL 전류를 분석하였다.
Hot carrier 스트레스 후의 GIDL 전류는 증가하는 것을 알 수 있었는데 이는 스트레스 후에 드레인 전류 증가가 큰 것으로부터 계면 전하 밀도가 증가하였기 때문이다. 특히 채널 폭이 감소할수록 스트레스 후에 드레인 전류 변화률과 GIDL 전류가 증가하는 것을 알 수 있었다. 이는 스트레스 호에 생성된 계면전하의 에너지 레벨이 에너지 갭내의 중앙에 위치하고 이로 인하여 밴드 사이에 터널링 전류가 증가하였기 때문이다.
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