[논문]실리콘 나노와이어 N-채널 GAA MOSFET의 항복특성

류인상; 김보미; 이예린; 박종태

doi:10.6109/jkiice.2016.20.9.1771

초록
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본 논문에서는 나노와이어 N-채널 GAA MOSFET의 항복전압 특성을 측정과 3 차원 소자 시뮬레이션을 통하여 분석하였다. 측정에 사용된 나노와이어 GAA MOSFET는 게이트 길이가 250nm이며 게이트 절연층 두께는 6nm이며 채널 폭은 400nm부터 3.2um이다. 측정 결과로부터 나노와이어 GAA MOSFET의 항복전압은 게이트 전압에 따라 감소하다가 높은 게이트 전압에서는 증가하였다. 나노와이어의 채널 폭이 증가할수록 항복전압이 감소한 것은 floating body 현상으로 채널의 포텐셜이 증가하여 기생 바이폴라 트랜지스터의 전류 이득이 증가한 것으로 사료된다. 게이트 스트레스로 게이트 절연층에 양의 전하가 포획되면 채널 포텐셜이 증가하여 항복전압이 감소하고 음의 전하가 포획되면 포텐셜이 감소하여 항복전압이 증가하는 것을 알 수 있었다. 항복전압의 측정결과는 소자 시뮬레이션의 포텐셜 분포와 일치하는 것을 알 수 있었다.

Abstract ▼ AI-Helper

In this thesis, the breakdown voltage characteristics of silicon nanowire N-channel GAA MOSFETs were analyzed through experiments and 3-dimensional device simulation. GAA MOSFETs with the gate length of 250nm, the gate dielectrics thickness of 6nm and the channel width ranged from 400nm to 3.2um wer...

In this thesis, the breakdown voltage characteristics of silicon nanowire N-channel GAA MOSFETs were analyzed through experiments and 3-dimensional device simulation. GAA MOSFETs with the gate length of 250nm, the gate dielectrics thickness of 6nm and the channel width ranged from 400nm to 3.2um were used. The breakdown voltage was decreased with increasing gate voltage but it was increased at high gate voltage. The decrease of breakdown voltage with increasing channel width is believed due to the increased current gain of parasitic transistor, which was resulted from the increased potential in channel center through floating body effects. When the positive charge was trapped into the gate dielectrics after gate stress, the breakdown voltage was decreased due to the increased potential in channel center. When the negative charge was trapped into the gate dielectrics after gate stress, the breakdown voltage was increased due to the decreased potential in channel center. We confirmed that the measurement results were agreed with the device simulation results.

주제어

AI 본문요약
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문제 정의

특히 V_GS와 채널 폭에 따른 BV_DS를 비교하기 위해서는 정확하게 BV_DS를 추출하는 것이 중요하다. 본 연구에서는 정확한 BV_DS 추출을 위해서 그림 3과 같이 로그 스케일의 드레인 전류 (logI_DS)를 V_DS로 미분하여 최대가 되는 V_DS 전압을 BV_DS로 정의 하였다[5]. 그림 3으로부터 비교적 정확하게 BV_DS를 추출할 수 있음을 알 수 있다.

제안 방법

본 논문에서는 채널 폭과 게이트 절연층 전하에 따른 나노와이어 GAA MOSFET의 BVDS 특성을 측정과 소자 시뮬레이션을 통하여 분석하였다.
본 논문에서 사용된 소자는 그림 1와 같이 (100) p-형 벌크 실리콘 웨이퍼를 Bosch 공정으로 식각하여 기판 실리콘으로부터 완전히 분리된 suspended 나노와이어를 형성하여 MOSFET를 제작한 것이다. 소자를 격리 위해 두께가 70nm인 tetraethyl orthosilicate (TEOS) 사용한 shallow trench isolation가 이용되었다. 소자 제작의 자세한 공정은 참고 문헌에 기술되어 있다[11].
게이트에 양 전압 또는 음 전압이 높게 인가되면 게이트 산화층으로 전자 또는 홀이 주입되어 소자의 문턱 전압과 드레인 전류가 변화 할뿐 아니라 항복특성이 다르게 될 것이다. 이런 점에 착안하여 게이트에 양 과 음전압을 인가하여 게이트에 전하를 생성한 후에 항복전압을 측정하고 소자 시뮬레이터로 비교 분석하였다.
그림으로부터 채널 폭이 증가할수록 BV_DS가 감소함을 알 수 있다. 채널 폭이 증가할 수록 BV_DS가 감소하는 현상을 설명하기 위해 채널 폭에 따른 드레인 근처의 포텐셜 분포를 소자 시뮬레이션으로 구하였다. 그림 6은 채널 폭이 400nm인 소자와 채널 폭이 800nm인 소자의 채널 폭과 핀 높이에 따른 드레인 근처의 포텐셜 분포를 나타낸 것이다.

대상 데이터

본 논문에서 사용된 소자는 그림 1와 같이 (100) p-형 벌크 실리콘 웨이퍼를 Bosch 공정으로 식각하여 기판 실리콘으로부터 완전히 분리된 suspended 나노와이어를 형성하여 MOSFET를 제작한 것이다. 소자를 격리 위해 두께가 70nm인 tetraethyl orthosilicate (TEOS) 사용한 shallow trench isolation가 이용되었다.
소자 시뮬레이션에 사용된 소자 변수로는 게이트 절연층 두께가 6nm, 게이트 길이는 250nm 이다. 소자 시뮬레이션에 사용된 물리적인 모델은 전계에 따라 변하는 이동도 모델, 충격이온화 모델, 속도포하 현상을 고려한 모델, SRH 재결합 및 생성 모델, 에너지 밴드갭 narrowing 현상 모델 등을 포함하였다.
채널 폭과 산화층 전하에 따른 BV_DS 특성을 분석하기 위해 3차원 소자 시뮬레이터인 Silavaco사의 ATLAS를 이용하였다[12]. 소자 시뮬레이션에 사용된 소자 변수로는 게이트 절연층 두께가 6nm, 게이트 길이는 250nm 이다. 소자 시뮬레이션에 사용된 물리적인 모델은 전계에 따라 변하는 이동도 모델, 충격이온화 모델, 속도포하 현상을 고려한 모델, SRH 재결합 및 생성 모델, 에너지 밴드갭 narrowing 현상 모델 등을 포함하였다.
소자 제작의 자세한 공정은 참고 문헌에 기술되어 있다[11]. 연구에 사용된 소자는 플래시 메모리 특성을 분석하기 위해 제작된 것으로 게이트 절연층 은 silicon-oxide-nitride-oxide-silicon(SONOS) 구조이다. 나노와이어의 핀 높이는 10nm 이고 게이트 길이는 250nm 이다.
나노와이어의 핀 높이는 10nm 이고 게이트 길이는 250nm 이다. 측정에 사용된 나노와이어 채널폭은 400nm 부터 3.2um 이다. 게이트 절연층의 두께는 6nm로 LPCVD 방법으로 2nm 두께의 SiO₂층과 2nm 두께의 Si₃N₄ 층 그리고 2nm 두께의 SiO₂ 층으로 구성되어 있다.

이론/모형

게이트 절연층의 두께는 6nm로 LPCVD 방법으로 2nm 두께의 SiO₂층과 2nm 두께의 Si₃N₄ 층 그리고 2nm 두께의 SiO₂ 층으로 구성되어 있다. 채널 폭과 산화층 전하에 따른 BV_DS 특성을 분석하기 위해 3차원 소자 시뮬레이터인 Silavaco사의 ATLAS를 이용하였다[12]. 소자 시뮬레이션에 사용된 소자 변수로는 게이트 절연층 두께가 6nm, 게이트 길이는 250nm 이다.

성능/효과

나노와이어의 채널 폭이 증가할수록 항복전압이 감소한 것은 floating body 현상으로 채널의 포텐셜이 증가하여 기생 바이폴라 트랜지스터의 전류 이득이 증가되었기 때문이다. 게이트 스트레스로 게이트 절연층에 양 전하가 포획되면 채널 포텐셜이 증가히여 항복전압이 감소하고 음 전하가 포획되면 포텐셜이 감소하여 항복전압이 증가하는 것을 알 수 있었다.
를 비교한 것이다. 게이트에 음의 전압을 스트레스로 인가한 후에 V_TH=1.59V에서 V_TH=1.64V로 증가하였으며 드레인 전류는 감소하였다. 일반적으로 게이트에 음의 전압을 인가하면 채널에서 홀이 게이트 산화층으로 주입된다.
둘째로 트랜지스터의 크기가 나노미터 레벨로 축소되면 BV_DS이 낮아지게 되므로 소자 스케일링 시 주요한 고려 요소가 된다. 셋째로 단채널 현상을 줄이기 위해 채널의 불순물 농도를 증가 시키면 BV_DS가 감소하게 된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	집적회로의 CMOS 소자는 단채널 현상을 줄이기 위해 어떻게 변하고 있는가?	집적회로의 CMOS 소자 크기가 수 십 나노미터 레벨로 축소되므로 단채널현상이 심각하게 발생한다. 단채널 현상을 줄이기 위해서 기존의 단일 게이트 트랜지스터 구조에서 게이트가 여러 개인 multiple gate (MuGFET) 소자 구조로 발전되고 있다. 게이트 수가 증가할수록 구동전류는 증가하게 되고 게이트 전압이 채널 포텐셜을 더 완벽하게 제어 할 수 있게 되므로 단채널 현상이 감소하게 된다[1].
	MuGFET의 항복 전압 특성을 정확하게 분석하는 것이 중요한 이유는?	트랜지스터의 채널길이가 감소하므로 소자의 항복전압 (BVDS)은 낮아지고 있는데 MuGFET에서 항복 전압 특성을 정확하게 분석하는 것은 여러 가지 이유로 중요하다. 첫째로 1T1C DRAM을 대체하기 위한 ZRAM은 프로그램을 위해서 항복전압보다 낮은 드레인 전압을 인가하여 충격이온화와 floating body 현상을 이용하므로 BVDS보다 낮은 공급 전압을 선택해야 한다[4]. 둘째로 트랜지스터의 크기가 나노미터 레벨로 축소되면 BVDS이 낮아지게 되므로 소자 스케일링 시 주요한 고려 요소가 된다. 셋째로 단채널 현상을 줄이기 위해 채널의 불순물 농도를 증가 시키면 BVDS가 감소하게 된다.
	MuGFET의 채널 폭이 감소하면 어떻게 되는가?	지금까지 보고된 결과에 의하면 MuGFET의 채널 폭이 감소하면 floating body 현상이 감소하므로 BVDS가 증가한다[5]. MuGFET에서는 채널 폭뿐만 아니라 실리콘 두께에 따라 BVDS가 다르게 된다.

참고문헌 (15)

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J. P. Colinge, "Multiple-gate SOI MOSFETs," Solid-state Electronics, vol.48, no.6, pp.897-905, June 2004.

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M.D. Marchi, D. Sacchetto, J. Zhang, S. Frache, P. Gaillardon, Y. Leblebici, G.D. Micheli, "Top-down fabrication of gate-all-around vertically stacked silicon nanowire FETs with controllable polarity," IEEE Trans on Nanotechnology, vol.13, no.6, pp. 1029-1038, Nov. 2014.

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M. Aoulaiche, N. Collaert, R. Degraeve, Z. Lu, B.D. Wachter, G. Groeseneken, M. Jurczak, and L. Altimime. "BJT-mode endurance on 1T-DRAM bulk FinFET device," IEEE Electron Device Letters, vol. 31, no. 12, pp. 1380-1382, Dec. 2010.

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C.W. Lee, A. Afzalian, R. Yan, N.D. Akhavan, W. Xiong, and J.P. Colinge, "Drain breakdown voltage in MuGFETs: influence of physical parameters," IEEE Trans Electron Dev., vol. 55, no. 12, pp. 3503-3506, Dec. 2008.

상세보기
J.G. Fossum, J.Y. Oh, and R. Sundaresan, "SOI design for competitive CMOS VLSI," IEEE Trans Electron Dev. vol. 37, No.3, pp. 3503-3506, March 1990.
N. Kistler, E. V. Ploeg, J. Woo, and J. Plummer, "Dependence of fully depleted SOI MOSFET breakdown on film thickness and channel length," in Proc. of IEEE Int. SOI Conf., pp.128-129, 1992.
H. Kufluoglu, and M.A. Alam, "Theory of Interface trap Induced NBTI degradation for reduced cross section MOSFETs," IEEE Trans. Electron Devices, vol.53, no.5, pp.1120-1130, May 2006.

상세보기
J.Y. Kim, C.H. Yu, and J. T. Park, "Effects of device layout on the drain breakdown voltage in MuGFETs," Microelectronics Reliability, vol. 51, no. 9-11, pp.1547-1550, Sep. 2011.

상세보기
S. M. Lee, C.G. Yu, S. M. Jeong, W.J. Cho, and J.T. Park, "Drain breakdown voltage: A comparison between junctionless and inversion mode p-channel MOSFETs," Microelectronics Reliability, vol.52, no.9-11, pp.1945-1948, Sep. 2012.

상세보기
D. Moon, S. Choi, C. Kim, J. Kim, J. Lee, and J. Oh, "Silicon Nanowire All-Around Gate MOSFETs Built on a Bulk Substrate by All Plasma-Etching Routes," IEEE Electron Device Letters, vol.30, no.4, pp.452-454, Apr. 2011.
Silvaco TCAD ATLAS(3D) Tools [Internet]. Available: http://www.silvaco.com/products/tcad/device_simulation/device_simulation.html.
D. K. Schroder, Semiconductor material and device characterization, New York, NY : A Wiley-Interscience Publication, p.185, 1990.
K. K. Young, and J. A. Burns, "Avalanche induced drainsource breakdown in silicon-on-insulator n-MOSFET's," IEEE Trans Electron Dev., vol. 35, no.4, pp. 426-431, Apr. 1998.
Y. Tar, and T.H. Ning, Fundamental of modern VLSI Devices, Cambridge, U.K.: Cambridge University Press, p.347, 1998.

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