시스템-온-칩(system-on-chip, SoC)내에 집적되는 소자의 수가 기하급수적으로 증가함에 따라 에너지 효율을 높이기 위한 전압 스케일링은 필수적인 요소가 되었다. 문턱전압 근처 동작(near-threshold voltage computing, NTC)은 칩 에너지 효율을 10배 가까이 향상시킬 수 있는 기술로서 전통적인 초 문턱전압 동작(super-threshold voltage computing, STC)의 한계를 극복할 수 있을 것으로 기대되고 있다. 저성능 매니코어(manycore) 시스템으로 동작하는 NTC는 에너지 효율을 극대화할 수 있지만 성능 유지를 위한 코어 수의 증가는 상당한 면적 증가를 수반한다. 본 논문에서는 성능, 전력 및 면적 간의 trade-off를 고려하여 면적 제약조건 하에서 NTC 코어 수 및 캐시 및 클러스터 크기 결정 알고리즘을 통해 요구 성능을 만족시키면서 전력 소모를 최적화하는 방법을 제안한다. 실험을 통해 면적 제약조건 속에서 기존의 STC 코어에서의 성능을 유지한 채 전력소모를 약 16.5% 감소시킬 수 있음을 보여준다.
시스템-온-칩(system-on-chip, SoC)내에 집적되는 소자의 수가 기하급수적으로 증가함에 따라 에너지 효율을 높이기 위한 전압 스케일링은 필수적인 요소가 되었다. 문턱전압 근처 동작(near-threshold voltage computing, NTC)은 칩 에너지 효율을 10배 가까이 향상시킬 수 있는 기술로서 전통적인 초 문턱전압 동작(super-threshold voltage computing, STC)의 한계를 극복할 수 있을 것으로 기대되고 있다. 저성능 매니코어(manycore) 시스템으로 동작하는 NTC는 에너지 효율을 극대화할 수 있지만 성능 유지를 위한 코어 수의 증가는 상당한 면적 증가를 수반한다. 본 논문에서는 성능, 전력 및 면적 간의 trade-off를 고려하여 면적 제약조건 하에서 NTC 코어 수 및 캐시 및 클러스터 크기 결정 알고리즘을 통해 요구 성능을 만족시키면서 전력 소모를 최적화하는 방법을 제안한다. 실험을 통해 면적 제약조건 속에서 기존의 STC 코어에서의 성능을 유지한 채 전력소모를 약 16.5% 감소시킬 수 있음을 보여준다.
With the advance in semiconductor technology, the number of elements that can be integrated in system-on-chip(SoC) increases exponentially, and thus voltage scaling is indispensable to enhance energy efficiency. Near-threshold voltage computing(NTC) improves the energy efficiency by an order of degr...
With the advance in semiconductor technology, the number of elements that can be integrated in system-on-chip(SoC) increases exponentially, and thus voltage scaling is indispensable to enhance energy efficiency. Near-threshold voltage computing(NTC) improves the energy efficiency by an order of degree, hence it is able to overcome the limitation of conventional super-threshold voltage computing(STC). Although NTC-based low performance manycore system can be used to maximize energy efficiency, it demands more number of cores to sustain the performance, which results in considerable increase of area. In this paper, we analyze NTC manycore architecture considering the trade-offs between performance, power, and area. Therefore, we propose an algorithmic methodology that can optimize power consumption and area while satisfying the required performance by determining the constrained number of cores and size of caches and clusters in NTC environment. Experimental results show that proposed NTC architecture can reduce power consumption by approximately 16.5 % while maintaining the performance of STC core under area constraint.
With the advance in semiconductor technology, the number of elements that can be integrated in system-on-chip(SoC) increases exponentially, and thus voltage scaling is indispensable to enhance energy efficiency. Near-threshold voltage computing(NTC) improves the energy efficiency by an order of degree, hence it is able to overcome the limitation of conventional super-threshold voltage computing(STC). Although NTC-based low performance manycore system can be used to maximize energy efficiency, it demands more number of cores to sustain the performance, which results in considerable increase of area. In this paper, we analyze NTC manycore architecture considering the trade-offs between performance, power, and area. Therefore, we propose an algorithmic methodology that can optimize power consumption and area while satisfying the required performance by determining the constrained number of cores and size of caches and clusters in NTC environment. Experimental results show that proposed NTC architecture can reduce power consumption by approximately 16.5 % while maintaining the performance of STC core under area constraint.
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문제 정의
캐시 미스비율 Mrate는 L2 캐시 용량 SL2(1) 및 클러스터 크기 변화에 따라 값이 결정 되며 L2캐시의 미스에 따른 지연 시간 증가(미스 페널티) Lmiss는 gem5환경에 의해 정해진다. STC와 NTC 프로세서에서 각각의 코어 수 N와 주파수 f 그리고 SL2(1)에 따라서 TP가 바뀌게 되고 특정 STC 성능조건과 동일한 NTC 프로세서 설계를 목표로 한다.
본 논문에서는 NTC 프로세서 기반 매니코어에서 면적 제약조건 속에서 성능 요구치를 만족하면서 소비 전력을 최소화 하는 설계 방법을 제안하였다. 제안하는 설계 방법은 NTC프로세서의 성능, 면적 및 전력 모델에 기반 하여 면적 제약조건에 맞는 코어 수와 클러스터 단위를 결정하고 전력 최적화를 위한 전압 및 주파수를 설정해준다.
본 논문에서는 STC와 NTC 프로세서의 특성을 분석 하여 면적 제약 조건을 만족시키는 NTC 매니코어 아키텍처 설계 방법을 제시하고자 한다. 이를 위해 gem5 simulator를 통해 코어, 캐시 및 메모리 시스템을 포함 하는 시스템레벨에서 NTC 매니코어 아키텍처의 코어수, 캐시 크기 및 클러스터 구성에 따른 성능, 에너지 소모 및 면적 변화를 분석하여 설계 사양과 제약조건을 만족시키기 위해 필요한 적정한 코어 개수와 캐시 및 클러스터의 크기를 결정하는 알고리즘을 제안한다.
제안하는 NTC 프로세서 설계 방법을 통해 기존의 STC 프로세서의 성능을 유지하면서 제한된 면적 제약 조건 속에서 소비 전력 최소화를 목표로 한다. 실험은 2-core STC 프로세서의 성능을 유지하는 150mm2의 면적 제약조건, 4-core STC프로세서의 성능을 유지하는 230mm2의 면적 제약조건, 6-core STC프로세서의 성능을 유지하는 310mm2의 면적 제약조건의 경우로 진행되 었다.
가설 설정
β는 코어 수 및 캐시 크기에 상관없이 메모리 컨트롤러의 개수를 한 개로 가정함에 따라 본 논문에서는 상대적으로 무시할만한 상수로 가정한다.
제안 방법
2) STC 프로세서의 성능 요구치 TPSTC를 유지할 수 있는 전압 Vopt를 계산한다. 각각의 Ncore와 Ncluster에 대해 Vopt를 설정하고 한 개 이상의 전압이 성능을 만족시킬 경우에는 그 중 최소 값을 사용한다.
3) 성능 요구치를 만족할 수 있는 Vopt와 fopt에 대해 소비 전력을 측정한다. 본 논문의 전력 측정은 Ⅲ장 1절에서의 프로세서 전력모델과 함께 제안하는 NTC 매니 코어 아키텍처에서 각각의 공급 전압에 따른 전압조정기의 전력 변환 효율을 포함한다.
4) 이전의 과정을 반복하여 제약조건을 만족시키는 모든 Ncore, Ncluster, Vopt의 그룹에 대한 전력소모를 측정한다. 제한된 면적과 성능 조건 속에서 각각의 경우에 대해 최적화 된 전력 값을 가지는 Ncore, Ncluster, Vopt 그룹을 최종 출력 값으로 사용한다.
각각의 면적 제약조건에 대해 성능 요구치를 만족시키기 위해 전체 코어 수 및 클러스터 크기 결정이 필요하다. 먼저 면적 제약조건을 만족시킬 수 있는 코어 수에 대해 전체 L2캐시의 크기를 결정하고 사용하는 클러스터 단위 2-core cluster, 4-core cluster, 8-core cluster에 대해 정상 동작전압에서의 성능 및 소비 전력을 비교하여 최적의 클러스터 크기를 결정한다. 전체 코어 수 및 클러스터의 크기를 결정한 후에 요구 성능을 충족시킬 수 있는 전압과 주파수로 설정하여 소비 전력을 최적화 한다.
본 논문의 설계방법은 NTC프로세서의 면적에 따른 성능 특징으로 인해 면적 제약조건을 만족시키는 코어 수 및 클러스터 단위 중에 성능 요구치를 만족시키지 못하는 경우에는 결과 값을 얻을 수 없다. 이에 따라 향후 연구는 면적 제약조건에서 더 넓은 성능 요구치를 충 시키기 위해 본 논문의 모델링과 알고리즘에 기반 하여 STC와 NTC을 혼합한 이종코어 프로세서 설계 방법으로 진행할 예정이다.
에 대해 소비 전력을 측정한다. 본 논문의 전력 측정은 Ⅲ장 1절에서의 프로세서 전력모델과 함께 제안하는 NTC 매니 코어 아키텍처에서 각각의 공급 전압에 따른 전압조정기의 전력 변환 효율을 포함한다. 코어 수와 클러스터 단위는 1)에서 결정된 값을 사용한다.
이러한 연구들은 제한된 면적 제약조건 속에서 요구 성능을 유지한 채 에너지 효율을 최적화하는데 한계를 가지게 된다. 본 장에서는 기존 연구의 한계를 극복하기 위한 방법으로 NTC의 특성을 분석한 모델링을 통해 제한된 면적 조건을 만족하면서 STC의 성능을 유지할 수 있는 NTC 코어 수와 함께 캐시 및 클러스터의 크기를 결정하는 알고리즘을 제안한다. 제안하는 알고리즘을 통해 면적 제약조건에 따라 적정한 NTC 코어와 L2 캐시 및 클러스터의 크기가 결정되고 요구 성능에 맞는 전압 결정을 통해 전력 소모 최적화를 달성하고자 한다.
NTC 프로세서 환경에서는 동작 전압 감소로 인해 오류 빈도가 증가하는 SRAM 안정화를 위해 셀 대형화가 필수적이다. 이를 위해 [4]에서 제시한 NTC 환경의 SRAM 분석을 이용하여 면적을 모델링 한다.
본 논문에서는 STC와 NTC 프로세서의 특성을 분석 하여 면적 제약 조건을 만족시키는 NTC 매니코어 아키텍처 설계 방법을 제시하고자 한다. 이를 위해 gem5 simulator를 통해 코어, 캐시 및 메모리 시스템을 포함 하는 시스템레벨에서 NTC 매니코어 아키텍처의 코어수, 캐시 크기 및 클러스터 구성에 따른 성능, 에너지 소모 및 면적 변화를 분석하여 설계 사양과 제약조건을 만족시키기 위해 필요한 적정한 코어 개수와 캐시 및 클러스터의 크기를 결정하는 알고리즘을 제안한다. 논문의 나머지 구성은 다음과 같다.
먼저 면적 제약조건을 만족시킬 수 있는 코어 수에 대해 전체 L2캐시의 크기를 결정하고 사용하는 클러스터 단위 2-core cluster, 4-core cluster, 8-core cluster에 대해 정상 동작전압에서의 성능 및 소비 전력을 비교하여 최적의 클러스터 크기를 결정한다. 전체 코어 수 및 클러스터의 크기를 결정한 후에 요구 성능을 충족시킬 수 있는 전압과 주파수로 설정하여 소비 전력을 최적화 한다. NTC 프로세서의 정상 동작전압과 문턱전압은 [3]에서의 파라미터 값인 0.
본 논문에서는 NTC 프로세서 기반 매니코어에서 면적 제약조건 속에서 성능 요구치를 만족하면서 소비 전력을 최소화 하는 설계 방법을 제안하였다. 제안하는 설계 방법은 NTC프로세서의 성능, 면적 및 전력 모델에 기반 하여 면적 제약조건에 맞는 코어 수와 클러스터 단위를 결정하고 전력 최적화를 위한 전압 및 주파수를 설정해준다. 제안하는 방법을 통해 STC 프로세서의 성능을 유지하면서 평균 16.
본 장에서는 기존 연구의 한계를 극복하기 위한 방법으로 NTC의 특성을 분석한 모델링을 통해 제한된 면적 조건을 만족하면서 STC의 성능을 유지할 수 있는 NTC 코어 수와 함께 캐시 및 클러스터의 크기를 결정하는 알고리즘을 제안한다. 제안하는 알고리즘을 통해 면적 제약조건에 따라 적정한 NTC 코어와 L2 캐시 및 클러스터의 크기가 결정되고 요구 성능에 맞는 전압 결정을 통해 전력 소모 최적화를 달성하고자 한다.
의 그룹에 대한 전력소모를 측정한다. 제한된 면적과 성능 조건 속에서 각각의 경우에 대해 최적화 된 전력 값을 가지는 Ncore, Ncluster, Vopt 그룹을 최종 출력 값으로 사용한다.
대상 데이터
그에 따라 [5]에서는 Niagara2 칩 크기를 기준으로 한 342mm2로 연구가 진행되었다. 본 논문에서는 [5]에서 언급한 고성능 마이크로프로세서의 면적 제약조건인 310mm2와 함께 일반 데스크톱의 면적 제약조건을 고려한 150mm2 ,230mm2의 경우를 포함하여 분석을 진행한다. 그림 1은 제안하는 NTC 프로세서 구조를 보여준다.
제안하는 NTC 프로세서 설계 방법을 통해 기존의 STC 프로세서의 성능을 유지하면서 제한된 면적 제약 조건 속에서 소비 전력 최소화를 목표로 한다. 실험은 2-core STC 프로세서의 성능을 유지하는 150mm2의 면적 제약조건, 4-core STC프로세서의 성능을 유지하는 230mm2의 면적 제약조건, 6-core STC프로세서의 성능을 유지하는 310mm2의 면적 제약조건의 경우로 진행되 었다. 그림 3은 STC 프로세서와 제안하는 NTC 프로세서의 전력 및 성능 비교를 나타낸다.
이론/모형
프로세서의 성능 모델링을 위하여 [3]에서의 동작 주파수와 클럭 사이클 당 명령어 처리 수(instruction per cycle)를 통한 매니코어 처리량 모델을 적용한다. 이 모델은 넓은 범위의 멀티 쓰레드 기반 어플리케이션에 대해 검증되었으며 정교한 아키텍처 레벨 시뮬레이션과 비교하여 평균적으로 4%의 편차가 있다.
성능/효과
그림 3은 STC 프로세서와 제안하는 NTC 프로세서의 전력 및 성능 비교를 나타낸다. 150mm2의 제약조건 속에서 blackscholes의 경우동작 전압을 0.4V까지 낮춤에 따라 전력 소모를 41.8% 줄일 수 있었다. 그에 반해 bodytrack과 ferret의 경우에는 STC에서의 성능을 유지하기 위해 0.
230mm2와 310mm2의 면적 제약조건 속에서도 비슷한 결과를 보여준다. 230mm2의 면적 제약 조건 속에서는 blackscholes, bodytrack, ferret, fluidanimate 각각의 경우에 대해 35.1%, 5.2%, 2.4%, 14.5%의 전력 소모 감소가 생겼으며 310mm2의 면적 제약조건 속에서는 35.0%, 9.3%, 6.0%, 30.2%의 전력 소모 감소가 생겼다.
2%의 전력 소모 감소를 보였다. 또한, bodytrack과 fluidanimate의 경우 캐시 크기에 의한 캐시 실패율(cache miss rate)이 상대적으로 높아 제한된 면적 조건 속에서 코어 수 대비 캐시의 크기를 크게 설정해줌으로써 성능을 유지하면서 전력을 최적화할 수 있었다. 230mm2와 310mm2의 면적 제약조건 속에서도 비슷한 결과를 보여준다.
프로세서의 성능 모델링을 위하여 [3]에서의 동작 주파수와 클럭 사이클 당 명령어 처리 수(instruction per cycle)를 통한 매니코어 처리량 모델을 적용한다. 이 모델은 넓은 범위의 멀티 쓰레드 기반 어플리케이션에 대해 검증되었으며 정교한 아키텍처 레벨 시뮬레이션과 비교하여 평균적으로 4%의 편차가 있다.
제안하는 설계 방법은 NTC프로세서의 성능, 면적 및 전력 모델에 기반 하여 면적 제약조건에 맞는 코어 수와 클러스터 단위를 결정하고 전력 최적화를 위한 전압 및 주파수를 설정해준다. 제안하는 방법을 통해 STC 프로세서의 성능을 유지하면서 평균 16.5%의 전력 소모 감소 효과를 보여준다.
후속연구
본 논문의 설계방법은 NTC프로세서의 면적에 따른 성능 특징으로 인해 면적 제약조건을 만족시키는 코어 수 및 클러스터 단위 중에 성능 요구치를 만족시키지 못하는 경우에는 결과 값을 얻을 수 없다. 이에 따라 향후 연구는 면적 제약조건에서 더 넓은 성능 요구치를 충 시키기 위해 본 논문의 모델링과 알고리즘에 기반 하여 STC와 NTC을 혼합한 이종코어 프로세서 설계 방법으로 진행할 예정이다.
질의응답
핵심어
질문
논문에서 추출한 답변
문턱전압 근처 동작이란 무엇인가?
반도체 기술의 지속적인 발달로 인한 집적도 증가에도 불구하고 소위 전력 장벽(Power wall) 문제로 인해 에너지 효율성을 고려한 매니코어(Manycore) 시스템이 주류로 부상하게 되었다. 한편, 근본적으로 동작 전압 제곱에 비례하는 동적 전력소모를 획기적으로 낮추기 위해 동작 전압을 문턱 전압(threshold voltage) 근처까지 낮춘 기술을 문턱전압 근처 동작(Near-Threshold Voltage Computing, NTC) 이라 한다. NTC는 트랜지스터 동작 전압을 문턱 전압 근처까지 낮추어 전통적인 초 문턱전압 동작(Super-Threshold Voltage Computing, STC)과 비교하여 에너지 효율을 10배 가까이 향상시킬 수 있지만 성능 감소와 공정 편차에 의한 동작 결함 가능성 증가 같은 문제들을 발생시킨다.
NTC의 장단점은 무엇인가?
한편, 근본적으로 동작 전압 제곱에 비례하는 동적 전력소모를 획기적으로 낮추기 위해 동작 전압을 문턱 전압(threshold voltage) 근처까지 낮춘 기술을 문턱전압 근처 동작(Near-Threshold Voltage Computing, NTC) 이라 한다. NTC는 트랜지스터 동작 전압을 문턱 전압 근처까지 낮추어 전통적인 초 문턱전압 동작(Super-Threshold Voltage Computing, STC)과 비교하여 에너지 효율을 10배 가까이 향상시킬 수 있지만 성능 감소와 공정 편차에 의한 동작 결함 가능성 증가 같은 문제들을 발생시킨다.[1]
에너지 효율을 향상시키는데 집중되어 온 NTC 프로세서 연구는 어떠한 한계를 가지는가?
기존의 NTC 프로세서 연구는 코어 수 증가에 따른 면적 증가 문제를 고려하지 않은 채 에너지 효율을 향상시키는데 집중되어 왔다. 이러한 연구들은 제한된 면적 제약조건 속에서 요구 성능을 유지한 채 에너지 효율을 최적화하는데 한계를 가지게 된다. 본 장에서는 기존 연구의 한계를 극복하기 위한 방법으로 NTC의 특성을 분석한 모델링을 통해 제한된 면적 조건을 만족하면서 STC의 성능을 유지할 수 있는 NTC 코어 수와 함께 캐시 및 클러스터의 크기를 결정하는 알고리즘을 제안한다.
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