마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.
마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM 시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.
This paper describes an implementation of a security SoC (System-on-Chip) prototype that interfaces a microprocessor with a block cipher crypto-core. The Cortex-M0 was used as a microprocessor, and a crypto-core implemented by integrating ARIA and AES into a single hardware was used as an intellectu...
This paper describes an implementation of a security SoC (System-on-Chip) prototype that interfaces a microprocessor with a block cipher crypto-core. The Cortex-M0 was used as a microprocessor, and a crypto-core implemented by integrating ARIA and AES into a single hardware was used as an intellectual property (IP). The integrated ARIA-AES crypto-core supports five modes of operation including ECB, CBC, CFB, CTR and OFB, and two master key sizes of 128-bit and 256-bit. The integrated ARIA-AES crypto-core was interfaced to work with the AHB-light bus protocol of Cortex-M0, and the crypto-core IP was expected to operate at clock frequencies up to 50 MHz. The security SoC prototype was verified by BFM simulation, and then hardware-software co-verification was carried out with FPGA implementation.
This paper describes an implementation of a security SoC (System-on-Chip) prototype that interfaces a microprocessor with a block cipher crypto-core. The Cortex-M0 was used as a microprocessor, and a crypto-core implemented by integrating ARIA and AES into a single hardware was used as an intellectual property (IP). The integrated ARIA-AES crypto-core supports five modes of operation including ECB, CBC, CFB, CTR and OFB, and two master key sizes of 128-bit and 256-bit. The integrated ARIA-AES crypto-core was interfaced to work with the AHB-light bus protocol of Cortex-M0, and the crypto-core IP was expected to operate at clock frequencies up to 50 MHz. The security SoC prototype was verified by BFM simulation, and then hardware-software co-verification was carried out with FPGA implementation.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 논문에서는 Cortex-M0 기반의 보안 SoC 프로토타입 설계에 관해 기술한다. 블록암호 국제표준인 AES [2]와 우리나라 표준인 ARIA [3]를 단일 하드웨어로 통합 구현한 UAAP (Unified ARIAAES Processor) [4]를 슬레이브 IP로 이용하였으며, 설계된 보안 SoC를 FPGA에 구현하고 하드웨어-소프트웨어 통합검증을 통해 정상동작을 확인하였다.
제안 방법
ARIA와 AES를 단일 하드웨어로 통합하여 설계된 UAAP [4] IP를 그림 1과 같이 Cortex-M0에 슬레이브로 인터페이스하여 보안 SoC 프로토타입을 구현하였다. UAAP_Slave는 AHB 프로토콜을 통해 Cortex-M0와 데이터를 송수신하며, 그림 2와 같이 AHB_SIF 모듈, AHB_SCntl 모듈, UAAP 코어 IP로 구성된다.
설계된 보안 SoC 프로토타입을 FPGA에 구현하고 하드웨어-소트프웨어 통합 검증을 수행하였다. Cyclone-V 소자가 탑재된 V2M-MPS2 보드를 이용하였으며, PC와 UART 통신을 통해 동작을 확인하였다. UAAP_Slave를 Cortex-M0 시스템과 합성하기 위해 Quartus Prime을 이용하였고, Keil uVision을 사용하여 Cortex-M0의 동작 제어를 위한 소프트웨어를 크로스컴파일 하였다.
Cyclone-V 소자가 탑재된 V2M-MPS2 보드를 이용하였으며, PC와 UART 통신을 통해 동작을 확인하였다. UAAP_Slave를 Cortex-M0 시스템과 합성하기 위해 Quartus Prime을 이용하였고, Keil uVision을 사용하여 Cortex-M0의 동작 제어를 위한 소프트웨어를 크로스컴파일 하였다. 그림 5는 FPGA에 구현된 보안 SoC의 동작 결과를 보인 GUI 화면 캡처이다.
대표적인 블록암호 중 AES, ARIA를 단일 하드웨어 구조로 설계한 UAAP를 Cortex-M0에 슬레이브 인터페이스시켜 AHB 프로토콜과 결합하여 보안 SoC 프로토타입를 설계하였다. BFM 시뮬레이션과 FPGA 구현을 통해 설계된 SoC 프로토타입이 정상 동작함을 확인하였다.
본 논문에서는 Cortex-M0 기반의 보안 SoC 프로토타입 설계에 관해 기술한다. 블록암호 국제표준인 AES [2]와 우리나라 표준인 ARIA [3]를 단일 하드웨어로 통합 구현한 UAAP (Unified ARIAAES Processor) [4]를 슬레이브 IP로 이용하였으며, 설계된 보안 SoC를 FPGA에 구현하고 하드웨어-소프트웨어 통합검증을 통해 정상동작을 확인하였다.
데이터처리
설계된 UAAP_Slave를 Cortex-M0와 연결하였을때 AHB 프로토콜에서 정상동작 하는지 확인하기 위해 BFM (Bus Function Model) 시뮬레이션을 통해 기능검증을 수행하였으며, BFM 시뮬레이션 결과는 그림 4와 같다. 128 비트의 키 “2b7e_1516_ 28ae_d2a6_abf7_1588_09cf_4f3c”로 평문 “6bc1_bee2_2e40_9f96_e93d_7e11_7393_172a”을 AES ECB 운영모드로 암호화한 결과로 암호문 “3ad7_7bb4_0d7a_3660_a89e_caf3_2466_ef97”이 출력되었다.
설계된 보안 SoC 프로토타입을 FPGA에 구현하고 하드웨어-소트프웨어 통합 검증을 수행하였다. Cyclone-V 소자가 탑재된 V2M-MPS2 보드를 이용하였으며, PC와 UART 통신을 통해 동작을 확인하였다.
성능/효과
대표적인 블록암호 중 AES, ARIA를 단일 하드웨어 구조로 설계한 UAAP를 Cortex-M0에 슬레이브 인터페이스시켜 AHB 프로토콜과 결합하여 보안 SoC 프로토타입를 설계하였다. BFM 시뮬레이션과 FPGA 구현을 통해 설계된 SoC 프로토타입이 정상 동작함을 확인하였다. 50 MHz 동작주파수에서 AHB 인터페이스의 데이터 전송에 소요되는 사이클을 포함한 암호화/복호화 연산 처리율은 AES-128, AES-256의 경우 각각 101Mbps, 85.
3Mbps이고, ARIA-128, ARIA- 256의 경우 각각 110Mbps, 97Mbps로 예측되었다. 본 논문에서 설계된 보안 SoC 프로토타입에 해시 함수, 공개키 암호 ECC, 난수발생기 (TRGN) IP 등을 추가하면 다양한 분야에 응용될 수 있는 보안 SoC를 구현할 수 있다.
그림 5-(b)는 256 비트 키길이의 ARIA CTR 운영모드 동작에 대한 검증 결과이다. 원본 이미지와 복호화된 이미지가 일치함을 통해 FPGA에 구현된 보안 SoC가 정상 동작함을 확인하였다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.