초록

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소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.

소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.

AI 본문요약

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• 연구 방법
• 연구 결과

가설 설정

• Generation 버튼을 눌러 DF-ECC 프로세서에서 생성점과 Bob의 개인키를 스칼라 곱셈을 하여 Bob의 공개키를 생성하며, 소프트웨어로 평문을 생성한다. 3.Encryption 버튼을 누르면 암호화 과정이 진행된다. DF-ECC 프로세서에서 생성점과 Alice의 개인 키를 스칼라 곱셈하여 암호문 C1을 생성하고, Bob의 공개키와 Alice의 개인키를 스칼라 곱셈한 뒤, 평문과 점 덧셈하여 암호문 C2를 생성한다.
• DF-ECC 프로세서에서 생성점과 Alice의 개인 키를 스칼라 곱셈하여 암호문 C1을 생성하고, Bob의 공개키와 Alice의 개인키를 스칼라 곱셈한 뒤, 평문과 점 덧셈하여 암호문 C2를 생성한다. 4.Decryption 버튼을 누르면 복호화 과정이 진행된다. DF-ECC 프로세서에서 암호문 C2에서 암호문 C1과 Bob의 개인키를 스칼라 곱셈한 결과 값을 점 뺄셈하여 복호된 평문이 생성된다.

제안 방법

• 는 모듈로 최하위 워드 n₀의 역원을 마이너스한 값이며, 본 논문에서는 오일러의 정리를 적용하여 유한체 곱셈기 내부의 곱셈기를 이용하여 역원을 구한 뒤, 유한체 덧셈/뺄셈기를 통해 마이너스 값을 구하여 생성되도록 설계하였다. 몽고메리 도메인 변환 데이터 R²=(2^w*m)² 는 1을 2×w×m번 왼쪽 시프트하고 유한체 덧셈/뺄셈기를 통해 모듈러 연산으로 생성되며, w은 워드의 비트수이고, m은 워드 개수를 나타낸다.
• 1.Paramter loading 버튼을 눌러 소프트웨어를 통해 생성점과 개인키를 생성하고, 2.Generation 버튼을 눌러 DF-ECC 프로세서에서 생성점과 Bob의 개인키를 스칼라 곱셈을 하여 Bob의 공개키를 생성하며, 소프트웨어로 평문을 생성한다. 3.
• DF-ECC를 FPGA에 구현하고, EC-ElGamal 프로토콜을 통해 하드웨어 동작을 검증하였다. FPGA 검증 플랫폼은 그림 4-(a)와 같으며, FPGA 보드, uart 인터페이스, Python 기반 구동 및 GUI 소프트웨어로 구성되고, FPGA 소자는 Xilinx Virtex5 XC5VSX-95T 디바이스가 사용되었다.
• 설계된 DF-ECC 프로세서는 ModelSim을 통해 RTL 기능검증을 하였으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. SEC2에서 타원곡선의 종류에 따라 권장하는 파라미터 값인 타원곡선의 계수, 타원곡선의 생성점 등을 사용하였다.
• 본 논문에서 설계한 DF-ECC 프로세서의 구조는 그림 1과 같으며, Data_MEM 블록, DF_ALU 블록, REGs 블록 그리고 Control_FSM으로 구성된다. Data_MEM 블록은 스칼라 곱셈연산을 위한 데이터를 저장하는 싱글포트 RAM이고, DF_ALU 블록은 유한체 연산을 수행하는 듀얼필드 연산회로이며, REGs 블록은 유한체 연산을 위한 데이터를 저장하는 레지스터 블록이다.
• 본 논문에서는 소수체와 이진체 상의 다중 타원 곡선을 지원하는 DF-ECC 프로세서를 저면적으로 설계하고, FPGA 구현을 통해 하드웨어 동작을 확인하였다.
• 유한체 나눗셈은 페르마의 소정리 수식인 aN-2 ≡ a-1(mod N)를 이용하여 회로 추가 없이 유한체 곱셈기에 의해 연산되도록 하였다.
• DF_ALU 내부의 ASX_32-b 블록은 유한체 덧셈/뺄셈기, XOR 연산과 유한체 곱셈 결과 값에 대한 모듈러 연산을 수행하며, 덧셈기와 캐리 레지스터, 멀티플렉서로 구성된다. 캐리에 의한 지연을 줄이기 위해 캐리선택 가산기 (carry-select adder)를 사용하였으며, 유한체 덧셈/뺄셈 결과 값과 XOR 값을 선택하여 출력하도록 멀티플렉서를 추가하여 덧셈기를 설계하였으며, 캐리 레지스터를 통해 연산 결과 값이 모듈러 값보다 크거나 0보다 작을 경우 모듈러 연산을 수행하여 소수체와 이진체 상의 연산이 가능하도록 설계하였다.
• 타원곡선 암호 프로세서를 위한 다양한 설계기법을 적용하여 듀얼 필드 ECC 프로세서를 저면적으로 설계하였다. 유한체 곱셈에 사용되는 파라미터가 내부의 연산기를 통해 생성되도록 하여 다양한 타원곡선을 지원할 수 있도록 설계되었으며, 스칼라 곱셈, 점 연산 및 모듈러 연산 등 9가지 동작 모드를 지원하여 다양한 공개키 암호 프로토콜 구현에 응용할 수 있다.

대상 데이터

• DF-ECC를 FPGA에 구현하고, EC-ElGamal 프로토콜을 통해 하드웨어 동작을 검증하였다. FPGA 검증 플랫폼은 그림 4-(a)와 같으며, FPGA 보드, uart 인터페이스, Python 기반 구동 및 GUI 소프트웨어로 구성되고, FPGA 소자는 Xilinx Virtex5 XC5VSX-95T 디바이스가 사용되었다. 그림 4-(b)는 P-521 슈도랜덤 타원곡선에 대한 EC-ElGamal 암/복호 프로토콜의 동작결과이다.

데이터처리

• 설계된 DF-ECC 프로세서는 ModelSim을 통해 RTL 기능검증을 하였으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. SEC2에서 타원곡선의 종류에 따라 권장하는 파라미터 값인 타원곡선의 계수, 타원곡선의 생성점 등을 사용하였다.

이론/모형

• 유한체 곱셈기(WMM_32-b)는 모듈러 합동을 이용한 워드 기반 몽고메리 곱셈 알고리듬을 적용하여 설계되었으며, 그림 2와 같이 덧셈기 2개와 곱셈기 1개로 구성된다. 유한체 나눗셈은 페르마의 소정리 수식인 a^N-2 ≡ a

  성능/효과

  • 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다. 설계된 DF-ECC 프로세서를 FPGA에 구현하여 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과, 100 MHz 동작 주파수에서 22,262 GEs와 11 kbit의 싱글포트 RAM으로 구현되었다.​​​​​​​

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이 논문을 인용한 문헌

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