[논문]GF(2m) 상의 NIST 타원곡선을 지원하는 ECC 프로세서의 경량 하드웨어 구현

이상현; 신경욱

doi:10.7471/ikeee.2019.23.1.58

GF(2m) 상의 NIST 타원곡선을 지원하는 ECC 프로세서의 경량 하드웨어 구현
A Lightweight Hardware Implementation of ECC Processor Supporting NIST Elliptic Curves over GF(2m) 원문보기

전기전자학회논문지 = Journal of IKEEE, v.23 no.1, 2019년, pp.58 - 67

이상현 (School of Electronic Engineering, Kumoh National Institute of Technology) , 신경욱 (School of Electronic Engineering, Kumoh National Institute of Technology)

초록
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NIST 표준으로 정의된 $GF(2^m)$ 상의 슈도 랜덤 곡선과 Koblitz 곡선을 지원하는 타원곡선 암호(ECC) 프로세서 설계에 대해 기술한다. 고정된 크기의 데이터 패스를 사용하여 5가지 키 길이를 지원함과 아울러 경량 하드웨어 구현을 위해 워드 기반 몽고메리 곱셈기를 기반으로 유한체 연산회로를 설계하였다. 또한, Lopez-Dahab 좌표계를 사용함으로써 유한체 나눗셈을 제거하였다. 설계된 ECC 프로세서를 FPGA 검증 플랫폼에 구현하고, ECDH(Elliptic Curve Diffie-Hellman) 키 교환 프로토콜 동작을 통해 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과 10,674 등가 게이트와 9 kbit의 dual-port RAM으로 구현되었으며, 최대 동작 주파수는 154 MHz로 평가되었다. 223-비트 슈도 랜덤 타원곡선 상의 스칼라 곱셈 연산에 1,112,221 클록 사이클이 소요되며, 32.3 kbps의 처리량을 갖는다.

Abstract ▼ AI-Helper

A design of an elliptic curve cryptography (ECC) processor that supports both pseudo-random curves and Koblitz curves over $GF(2^m)$ defined by the NIST standard is described in this paper. A finite field arithmetic circuit based on a word-based Montgomery multiplier was designed to support five key lengths using a datapath of fixed size, as well as to achieve a lightweight hardware implementation. In addition, Lopez-Dahab's coordinate system was adopted to remove the finite field division operation. The ECC processor was implemented in the FPGA verification platform and the hardware operation was verified by Elliptic Curve Diffie-Hellman (ECDH) key exchange protocol operation. The ECC processor that was synthesized with a 180-nm CMOS cell library occupied 10,674 gate equivalents (GEs) and a dual-port RAM of 9 kbits, and the maximum clock frequency was estimated at 154 MHz. The scalar multiplication operation over the 223-bit pseudo-random elliptic curve takes 1,112,221 clock cycles and has a throughput of 32.3 kbps.

주제어

표/그림 (12)

그림 Fig. 1. Architecture of ECC processor in GF(2^m). 그림 1. GF(2^m) 상의 ECC 프로세서 구조
표 Table. 1. Point addition and point doubling operations of elliptic curves over GF(2^m). 표 1. GF(2^m) 상의 타원곡선 점 덧셈과 점 두 배 연산
그림 Fig. 2. Pseudo-code for word-based Montgomery multiplication algorithm. 그림 2. 워드 기반 몽고메리 곱셈 알고리듬의 슈도코드
그림 Fig. 3. Word-based Montgomery multiplier. 그림 3. 워드 기반 몽고메리 곱셈기
그림 Fig. 4. State transition diagram of control FSM. 그림 4. 제어 FSM의 상태 천이도
그림 Fig. 5. Pseudo code for point operations using Lopez- Dahab’s coordinate, (a) point addition, (b) point doubling. 그림 5. Lopez-Dahab 좌표계를 사용하는 점 연산 슈도코드, (a) 점 덧셈, (b) 점 두 배
표 Table. 2. Data n^*₀ according to elliptic curves. 표 2. 타원곡선에 따른 데이터 n^*₀
그림 Fig. 6. RTL simulation results for scalar multiplication of ECC processor, (a) 233-bit pseduo-random curve, (b) 233-bit Koblitz curve. 그림 6. ECC 프로세서의 스칼라 곱셈 연산에 대한 RTL 시뮬레이션 결과 (a) 233-비트 슈도 랜덤 커브, (b) 233-비트 Koblitz 커브
그림 Fig. 7. FPGA verification platform for ECC processor. 그림 7. ECC 프로세서의 FPGA 검증 플랫폼
그림 Fig. 8. Screenshots of FPGA verification results of the ECC processor, (a) ECDH using 571-bit pseudo-random curve, (b) ECDH using 571-bit Koblitz curve. 그림 8. ECC 프로세서의 FPGA 검증결과 화면, (a) 571-비트 슈도 랜덤 커브를 이용한 ECDH, (b) 571-비트 Koblitz 커브를 이용한 ECDH
표 Table. 3. Clock cycles required for scalar multiplication. 표 3. ECC 스칼라 곱셈의 소요 클록 사이클 수
표 Table 4. Comparison of ECC processors. 표 4. ECC 프로세서의 비교

AI 본문요약
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제안 방법

NIST 표준에 정의된 GF(2m) 상의 10가지 타원곡선을 지원하는 ECC 프로세서를 Lopez-Dahab 좌표계와 워드 기반 몽고메리 곱셈기를 적용하여 경량 하드웨어로 설계하였으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다.
본 논문의 ECC 프로세서는 Lopez-Dahab 좌표계와 페르마의 소정리(Fermat’s little theorem)를 사용하여 역원 연산을 위한 하드웨어 자원을 절약하였으며, 워드 기반 몽고메리 곱셈기 기반의 고정된 하드웨어로 다양한 키 길이의 타원곡선을 지원할 수 있도록 설계하여 경량 하드웨어로 구현하였다.
본 논문의 ECC 프로세서는 Lopez-Dahab 좌표계와 페르마의 소정리를 적용하여 역원 연산을 위한 하드웨어 자원을 절약하였으며, 32-비트 워드 기반 몽고메리 곱셈기 기반의 고정된 크기의 하드웨어로 다양한 키 길이의 타원곡선을 지원하도록 경량 하드웨어로 설계되었다.
제어 FSM 블록은 GFb_ALU 블록, Data_Mem 그리고 REGs 블록의 하드웨어 자원을 이용하여 스칼라 곱셈 연산이 수행되도록 ECC 프로세서의 전체적인 동작을 제어하며, 그림 4의 상태 천이도를 갖는 유한상태머신으로 구현되었다. 설계된 ECC 프로세서는 데이터 및 파라미터 입력, 매핑, 점 연산, 좌표계 변환, 리매핑, 데이터 출력의 과정을 통해 스칼라 곱셈 연산을 수행한다.
그림 2의 슈도코드에서 j-루프 내부의 이진체 곱셈은 j = 0일 때 단계-4, 단계-7, 단계-9에서 3회 연속 수행되며, j > 0인 경우에는 단계-4와 단계-9에서 2회 연속수행되어야 한다. 세 개의 이진체 곱셈기를 사용하면 병렬 처리를 극대화할 수 있으나, 본 논문에서는 저면적 하드웨어 구현을 위해 하나의 이진체 곱셈기를 사용하였으며, 이진체 곱셈에 한 클록 사이클이 소요되도록 설계하였다.
이상의 과정으로 Alice와 Bob 사이에 공유된 비밀키와 소프트웨어로 계산된 결과의 일치 여부가 화면에 표시된다. 이와 같은 ECDH 키교환 프로토콜을 통해 설계된 ECC 프로세서의 하드웨어 동작을 검증하였다.
워드 기반 몽고메리 곱셈기는 유한체 곱셈의 승수와 피승수를 32-비트의 워드들로 분할하고, 각 워드에 대한 반복 연산을 통해 임의의 길이의 유한체 곱셈을 연산하며, 합동 특성을 이용하여 모듈러 축약이 이루어진다. 이와같이, 워드 단위의 유한체 연산 하드웨어를 기반으로 연산 사이클 수를 가변시킴으로써 다양한 키 길이의 타원곡선 연산을 지원할 수 있도록 설계하였다.

대상 데이터

RTL 기능검증이 완료된 ECC 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. FPGA 검증 플랫폼은 그림 7과 같으며, FPGA 보드, uart 인터페이스, Python 기반 구동 및 GUI 소프트웨어로 구성되며, FPGA 소자는 Xilinx Virtex5 XC5VSX95T 디바이스가 사용되었다. FPGA에 구현된 ECC 프로세서로 테스트 벡터를 로딩한 후, ECC 연산을 수행한 결과가 PC로 전송되어 GUI 화면에 표시된다.
) ECC 프로세서는 ModelSim으로RTL 기능검증을 하였으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. NIST FIPS 186-2에 정의되어 있는 타원곡선 계수, 타원곡선의 생성점 등의 파라미터를 검증에 사용하였다.

데이터처리

RTL 기능검증이 완료된 ECC 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. FPGA 검증 플랫폼은 그림 7과 같으며, FPGA 보드, uart 인터페이스, Python 기반 구동 및 GUI 소프트웨어로 구성되며, FPGA 소자는 Xilinx Virtex5 XC5VSX95T 디바이스가 사용되었다.
설계된 GF(2^m) ECC 프로세서는 ModelSim으로RTL 기능검증을 하였으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. NIST FIPS 186-2에 정의되어 있는 타원곡선 계수, 타원곡선의 생성점 등의 파라미터를 검증에 사용하였다.

이론/모형

변환이 완료된 데이터는 몽고메리 래더 알고리듬[16]을 적용하여 점 덧셈과 점 두 배 연산의 반복으로 스칼라 곱셈이 연산된다. 상태 POINT_ INIT_SET에서는 매핑된 타원곡선의 생성점을 점 연산의 초기값으로 설정하며, 상태 K_ZERO_SKIP에서는 개인키가 저장된 레지스터 Key_reg를 왼쪽으로 시프트 시키면서 MSB를 스캔하여 처음으로 1이 나올 때 까지 대기한다.
아핀 좌표계는 상대적으로 연산 수식이 간단하지만 나눗셈 연산이 필요하며, 투영 좌표계는 연산 수식이 다소 복잡하지만 나눗셈 연산이 없어 두 좌표계가 서로 장점과 단점을 갖는다. 본 논문의 ECC 프로세서는 NIST에서 정의한 GF(2^m)상의 10가지 타원곡선을 지원하며, 경량 하드웨어구현에 적합하도록 Lopez-Dahab 좌표계를 적용하여 설계하였다.
상태 POINT_ INIT_SET에서는 매핑된 타원곡선의 생성점을 점 연산의 초기값으로 설정하며, 상태 K_ZERO_SKIP에서는 개인키가 저장된 레지스터 Key_reg를 왼쪽으로 시프트 시키면서 MSB를 스캔하여 처음으로 1이 나올 때 까지 대기한다. 이 후 MSB 값에 따라 몽고메리 래더 알고리듬을 수행한다. 상태 POINT_ADD와 상태 POINT_DOUBLE에서는 각각 점 덧셈과 점 두 배 연산이 수행된다.

성능/효과

1.Generation 버튼을 클릭하면 Alice와 Bob의 개인키가 생성되며, 2.Calculation 버튼을 클릭하면 Alice의 개인키, 생성점, 모듈러 값 등의 파라미터가 FPGA로 전송되고, FPGA에 구현된 ECC 프로세서에서 스칼라 곱셈이 연산된 후, 그 결과가 PC로 전송되어 Alice의 공개키가 화면에 표시된다. 3.
Calculation 버튼을 클릭하면 Alice의 개인키, 생성점, 모듈러 값 등의 파라미터가 FPGA로 전송되고, FPGA에 구현된 ECC 프로세서에서 스칼라 곱셈이 연산된 후, 그 결과가 PC로 전송되어 Alice의 공개키가 화면에 표시된다. 3.Calculation 버튼을 클릭하면 Bob의 개인키, 생성점, 모듈러 값 등의 파라미터가 FPGA로 전송되고, ECC 프로세서에서 스칼라 곱셈이 연산된 후, 그 결과가 PC로 전송되어 Bob의 공개키가 화면에 표시된다. 4.
Calculation 버튼을 클릭하면 Bob의 개인키, 생성점, 모듈러 값 등의 파라미터가 FPGA로 전송되고, ECC 프로세서에서 스칼라 곱셈이 연산된 후, 그 결과가 PC로 전송되어 Bob의 공개키가 화면에 표시된다. 4.Calculation 버튼을 클릭하면 Alice의 개인키와 생성된 공개키 등의 파라미터가 FPGA로 전송되고, ECC 프로세서에서 스칼라 곱셈이 연산된 후, 그 결과가 PC로 전송되어 공유된 비밀키가 화면에 표시된다. 마찬가지로, 5.
Calculation 버튼을 클릭하면 Alice의 개인키와 생성된 공개키 등의 파라미터가 FPGA로 전송되고, ECC 프로세서에서 스칼라 곱셈이 연산된 후, 그 결과가 PC로 전송되어 공유된 비밀키가 화면에 표시된다. 마찬가지로, 5.Calculation 버튼을 클릭하면 Bob의 개인 키와 생성된 공개키 등의 파라미터가 FPGA로 전송되고, ECC 프로세서에서 스칼라 곱셈이 연산된 후, 그 결과가 PC로 전송되어 공유된 비밀키가 화면에 표시된다. 이상의 과정으로 Alice와 Bob 사이에 공유된 비밀키와 소프트웨어로 계산된 결과의 일치 여부가 화면에 표시된다.
Verilog HDL로 설계된 이진체 ECC 프로세서를 180-nm CMOS 표준 셀 라이브러리로 합성한 결과 10,674 GEs(gate equivalences)와 9 kbit의 메모리로 구현되었으며, 최대 동작 주파수는 154 MHz로 평가되었다. Virtex5 XC5VSX-95T FPGA 디바이스로 합성한 결과, 1,075 슬라이스와 한 개의 BRAM으로 구현되었으며, 최대 동작 주파수는 96 MHz로 평가되었다.
Verilog HDL로 설계된 이진체 ECC 프로세서를 180-nm CMOS 표준 셀 라이브러리로 합성한 결과 10,674 GEs(gate equivalences)와 9 kbit의 메모리로 구현되었으며, 최대 동작 주파수는 154 MHz로 평가되었다. Virtex5 XC5VSX-95T FPGA 디바이스로 합성한 결과, 1,075 슬라이스와 한 개의 BRAM으로 구현되었으며, 최대 동작 주파수는 96 MHz로 평가되었다. 표 3은 타원곡선 종류와 키 길이에 따른 스칼라 곱셈 연산에 소요되는 클록 사이클 수를 보인 것이며, Koblitz 타원곡선의 연산 속도가 약 4% 빠른 것으로 나타났다.
6배 많은 게이트 수를 필요로 한다. 본 논문에서 설계된 ECC 프로세서는 워드 기반 몽고메리 곱셈기를 사용하여 고정된 하드웨어로 다양한 키 길이의 타원곡선들을 지원하며, 경량 하드웨어로 구현되었다는 장점을 갖는다.
) 상의 10가지 타원곡선을 지원하는 ECC 프로세서를 Lopez-Dahab 좌표계와 워드 기반 몽고메리 곱셈기를 적용하여 경량 하드웨어로 설계하였으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. 본 논문의 ECC 프로세서를 180-nm CMOS 표준 셀 라이브러리로 합성한 결과 10,674 GEs와 9 kbit의 RAM으로 구현되었으며, 154 MHz의 클록 주파수로 동작하여 약 32 kbps의 성능을 갖는 것으로 평가되었다. 본 논문의 이진체 ECC 프로세서는 10가지 타원곡선을 지원하므로 유용성 측면에서 우수하며, 경량 하드웨어로 구현되어 제한된 자원을 갖는 IoT, 무선 센서 네트워크 (WSN) 등의 공개키 암호 시스템 구현에 적합한 것으로 평가된다.
본 논문의 ECC 프로세서를 180-nm CMOS 표준 셀 라이브러리로 합성한 결과 10,674 GEs와 9 kbit의 RAM으로 구현되었으며, 154 MHz의 클록 주파수로 동작하여 약 32 kbps의 성능을 갖는 것으로 평가되었다. 본 논문의 이진체 ECC 프로세서는 10가지 타원곡선을 지원하므로 유용성 측면에서 우수하며, 경량 하드웨어로 구현되어 제한된 자원을 갖는 IoT, 무선 센서 네트워크 (WSN) 등의 공개키 암호 시스템 구현에 적합한 것으로 평가된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	아핀 좌표계의 장점과 단점은?	문헌 [12, 13]은 저면적 및 고속 동작이 가능한 ECC 프로세서 사례이다. 문헌 [12, 13]은 아핀 좌표계를 사용하여 빠른 연산이 가능하지만 스칼라 곱셈에서 역원 연산을 위한 부가적인 하드웨어 자원이 필요하다는 단점을 갖는다.
	오늘날 널리 사용되고 있는 정보보안 체제에는 무엇이 있는 가?	주변의 사물이 인터넷과 연결되어 유기적으로 정보를 주고받는 사물인터넷(Internet of Things; IoT) 기술이 급속히 발전함에 따라 유․무선 네트워크를 통해 유통되는 정보를 안전하게 보호하기 위한 정보보안의 중요성이 크게 대두되고 있다. 오늘날 널리 사용되고 있는 정보보안 체제로는 암호화, 전자서명, 인증 등이 있으며, 대칭키(symmetric- key) 암호, 공개키(public-key) 암호, 해시 함수 등이 사용된다[1]. 전자서명, 인증, 키교환 등의 보안 프로토콜에 필수적인 공개키 암호방식은 RSA (Rivest, Shamir, and Adleman) [2], 타원곡선 암호 (Elliptic Curve Cryptography; ECC) [3] 등이 널리 사용되고 있다.
	공개키 암호방식에 타원곡선 암호 방식이 많이 사용되는 이유는?	1985년 Koblitz [4]와 Miller [5]에 의해 제안된 타원곡선 암호는 타원곡선 군(group)의 이산대수문제(elliptic curve discrete logarithmic problem)에 안전성의 기반을 두고 있으며, 대표적인 공개키 암호 방식인 RSA 보다 짧은 키 길이를 사용하면서도 유사한 안전성을 제공한다는 장점이 있어 응용 분야가 급속히 확대되고 있다. ECC는 RSA에 비해 연산량과 요구되는 메모리가 작아 제한된 하드웨어 자원을 갖는 IoT, IC 카드, 스마트 단말기 등의 보안에 적합하므로, ECC의 경량 하드웨어 구현에 관한 다양한 연구가 이루어지고 있다. ECC는 타원곡선이 정의되는 유한체에 따라 소수체(prime field) GF(p) 상의 ECC와 이진체(binary field) GF(2m)상의 ECC로 구분되며, 적용되는 체에 따라 타원곡선 방정식도 달라진다.

참고문헌 (17)

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R. Rivest, A. Shamir and L. Adleman, "A method for obtaining Digital Signatures and Public-Key Crypto-systems," Communications of Association for Computing Machinery (ACM), vol. 21, no. 2, pp. 120-126, 1978. DOI: 10.1145/359340.359342

상세보기
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상세보기
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H. Marzouqi, M. Al-Qutayri and K. Salah, "Review of Elliptic Curve Cryptography processor designs," Microprocessors and Microsystems, vol. 39, pp. 97-112, 2015. DOI: 10.1016/j.micpro.2015.02.003

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B. G. Park and K. W. Shin, "A Lightweight ECC Processor Supporting Elliptic Curves over NIST Prime Fields," Journal of The Institute of Electronics and Information Engineers, vol. 55, no. 9, pp. 35-43, 2018. DOI: 10.5573/ieie.2018.55.9.35

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P. M. Matutino, J. Araujo, L. Sousa and R. Chaves, "Pipelined FPGA coprocessor for elliptic curve cryptography based on residue number system," 2017 International Conference on Embedded Computer Systems: Architectures, Modeling, and Simulation(SAMOS), Pythagorion, pp. 261-268, 2017. DOI: 10.1109/SAMOS.2017.8344638
Z. He and X. Chen, "Design and implementation of high-speed configurable ECC co-processor," 2017 IEEE 12th International Conference on ASIC (ASICON), Guiyang, pp. 734-737, 2017. DOI: 10.1109/ASICON.2017.8252580
K. M. John and S. Sabi, "A novel high performance ECC processor architecture with two staged multiplier," 2017 IEEE International Conference on Electrical, Instrumentation and Communication Engineering (ICEICE), Karur, pp. 1-5, 2017. DOI: 10.1109/ICEICE.2017.8191885
K. C. Cinnati Loi, Sen An and Seok-Bum Ko, "FPGA Implementation of Low Latency Scalable Elliptic Curve Cryptosystem Processor in $GF(2^m)$ " Proceedings of 2014 IEEE International Symposium on Circuits and Systems (ISCAS'14), Melbourne, pp. 822-825, 2014. DOI: 10.1109/ISCAS.2014.6865262
M. S. Hossain, E. Saeedi, and Y. Kong. "High-Speed, Area-Efficient, FPGA-Based Elliptic Curve Cryptographic Processor over NIST Binary Fields," Data Science and Data Intensive Systems (DSDIS), 2015 IEEE International Conference on. IEEE, 2015. pp. 175-181. DOI: 10.1109/DSDIS.2015.44
B. G. Park, and K. W. Shin, "A small-area implementation of cryptographic processor for 233-bit elliptic curves over binary field," Journal of the Korea Institute of Information and Communication Engineering, vol. 21, no. 7, pp. 1267-1275, 2017.
L. Li and S. Li, "High-Performance Pipelined Architecture of Point Multiplication on Koblitz Curves," in IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 65, no. 11, pp. 1723-1727, 2018. DOI: 10.1109/TCSII.2017.2785382

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P. L. Montgomery, "Speeding the Pollard and elliptic curve methods of factorization," Mathematics of computation, vol. 48, no. 177 pp. 243-264, 1987. DOI: 10.1090/S0025-5718-1987-0866113-7

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TTA Std. TTAK.KO-12.0015/R1, Digital Signature Mechanism with Appendix (Part 3) Korean Certificate-based Digital Signature Algorithm using Elliptic Curves, Telecommunications Technology Association (TTA), 2012.

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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