[논문]저전력 12비트 1MSps 연속 근사형 레지스터 아날로그-디지털 변환기 설계

최성규; 김철환; 성명우; 김신곤; 임재환; 최근호; 류지열; 노석호

[국내논문] 저전력 12비트 1MSps 연속 근사형 레지스터 아날로그-디지털 변환기 설계
Design of a Low-Power 12-bit 1MSps SAR ADC 원문보기

최성규 (부경대학교) , 김철환 (부경대학교) , 성명우 (부경대학교) , 김신곤 (부경대학교) , 임재환 (부경대학교) , 최근호 (부경대학교) , 류지열 (부경대학교) , 노석호 (안동대학교)

본 논문에서는 저전력 12비트 1MSps 연속 근사형 레지스터 아날로그-디지털 변환기를 제안한다. 제안하는 회로는 1.8V의 공급 전압에서 동작하며, Magnachip/SK Hynix $0.18{\mu}m$ CMOS 1Poly-6Metal 공정을 이용하여 설계하였다. 입력신호의 주파수가 100kHz일 때, 설계된 회로는 3.24mW의 낮은 소비전력 특성, $0.56mm^2$의 작은 칩 면적 특성, 70.03dB의 SNDR(Signal-to-Noise Distortion Ratio) 및 11.34비트의 ENOB(Effective Number of Bits) 특성을 보였다.

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문제 정의

본 논문에서는 저전력 및 저면적 특성을 지닌 12비트 1MSps SAR ADC를 제안한다.
본 논문에서 설계한 연속 근사형 레지스터 아날로그-디지털 변환기는 고해상도이면서 저면적, 저전력을 요구하는 기기에 적합하도록 설계하였다. 설계된 아날로그-디지털 변환기는 0.

제안 방법

일반적인 SAR ADC는 그림 1에서 샘플-앤-홀드 단과 상태 제어 로직을 제외한 4개의 구성 단 (커패시터 어레이 네트워크 단, 비교기 단, DAC 단, SAR 로직 단)으로 구성되어 있고, 본 연구에서 제안하는 SAR ADC는 일반적인 SAR ADC에서 샘플-앤-홀드 단과 상태제어로직 단을 내부 구성 단으로 포함하였다. 그 결과 구현면적을 줄일 수 있는 장점이 있다.

성능/효과

제안하는 커패시터 어레이 네트워크 단은 그림 2와 같이 구성한다. 일반적인 경우 N비트의 해상도를 가지는 SAR ADC의 커패시터 어레이는 N+1개의 커패시터를 가지지만 제안하는 커패시터 어레이 네트워크는 전하 재분배 첫 단계에서 샘플-앤-홀드 단의 부트스트랩 스위치와 연동하여 커패시터의 상부 플레이트에 샘플-앤-홀드 단의 출력 신호를 직접 인가함으로써 하나의 커패시터를 줄일 수 있다. 그 결과 그림 3과 같이 약 45%의 설계면적 절약효과가 있다.
그림 5는 100kHz의 입력신호를 인가하였을 때 SAR ADC의 고속 푸리에 변환(Fast Fourier Transform, FFT) 결과를 나타낸 것이다. FFT 분석을 통해 SAR ADC의 성능 지표인 SNDR은 70.03dB, 유효비트수는 11.34비트임을 알 수 있다.
본 논문에서 설계한 연속 근사형 레지스터 아날로그-디지털 변환기는 고해상도이면서 저면적, 저전력을 요구하는 기기에 적합하도록 설계하였다. 설계된 아날로그-디지털 변환기는 0.56mm² 크기로 레이아웃 되었고, 소비전력은 3.24mW, SNDR은 70.03㏈, ENOB는 11.34bit의 시뮬레이션 특성을 보였다.

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