초록 ▼

본 발명은 제로 웨이트 버스트 퍼포먼스(Zero-Wait Burst Performance)를 위한 메모리 구조에 관한 것으로, 내부 캐쉬라인 사이즈에 맞는 데이터 전송버스를 확장시켜 성능을 극대화 하기 위한 제로 웨이트 버스트 퍼포먼스를 위한 것이다. 따라서, 본 발명은 다수의 8비트 메모리소자(B0 내지 B63)를 4개로 묶어 다수의 2워드 메모리소자(DW1내지 DW16)를 형성하고, 상기 내부 캐쉬 메모리(2)의 라인 사이즈 이상의 8비트 메모리소자(B0 내지 B63)가 형성하는 상기 다수의 2워드 메모리소자 (DW1내지 DW1

본 발명은 제로 웨이트 버스트 퍼포먼스(Zero-Wait Burst Performance)를 위한 메모리 구조에 관한 것으로, 내부 캐쉬라인 사이즈에 맞는 데이터 전송버스를 확장시켜 성능을 극대화 하기 위한 제로 웨이트 버스트 퍼포먼스를 위한 것이다. 따라서, 본 발명은 다수의 8비트 메모리소자(B0 내지 B63)를 4개로 묶어 다수의 2워드 메모리소자(DW1내지 DW16)를 형성하고, 상기 내부 캐쉬 메모리(2)의 라인 사이즈 이상의 8비트 메모리소자(B0 내지 B63)가 형성하는 상기 다수의 2워드 메모리소자 (DW1내지 DW16)로 각각 해당 로우 어드레스 스트로우 신호(/RAS0 내지 RAS3)가 입력되는 로우(R0 내지 R3)를 형성하고, 상기 각 2워드 메모리소자 (DW1내지 DW16)의 8비트 메모리소자(BP 내지 B63)에 각각 해당 컬럼 어드레스 스트로브 신호(/CAS0내지 /CAS7)를 입력시키고, 상기 2워드 메모리소자(DW1내지 DW16)에 각각 해당하는 인에이블 신호(/WE0 내지 /WE3)를 입력시키도록 형성하는 것을 특징으로 한다.

대표청구항 ▼

내부캐쉬 메모리(2)가 있는 중앙처리장치(1)가 탑재된 컴퓨터 시스템의 제로 웨이트 버스트 퍼포먼스(Zero-Wait Burst Performance)를 위한 메모리 구조에 있어서; 다수의 8비트 메모리소자(B0내지 B63)를 4개로 묶어 다수의 2워드 메모리 소자(DW1 내지 DW16)를 형성하고, 상기 내부 캐쉬 메모리(2)의 라인 사이즈 이상의 8비트 메모리소자(B0 내지 B63)가 형성하는 상기 다수의 2워드 메모리소자(DW1 내지 DW16)로 각각 해당 로우 어드레스 스트로브 신호(/RAS0내지 /RAS3)가 입력되는 로우

내부캐쉬 메모리(2)가 있는 중앙처리장치(1)가 탑재된 컴퓨터 시스템의 제로 웨이트 버스트 퍼포먼스(Zero-Wait Burst Performance)를 위한 메모리 구조에 있어서; 다수의 8비트 메모리소자(B0내지 B63)를 4개로 묶어 다수의 2워드 메모리 소자(DW1 내지 DW16)를 형성하고, 상기 내부 캐쉬 메모리(2)의 라인 사이즈 이상의 8비트 메모리소자(B0 내지 B63)가 형성하는 상기 다수의 2워드 메모리소자(DW1 내지 DW16)로 각각 해당 로우 어드레스 스트로브 신호(/RAS0내지 /RAS3)가 입력되는 로우(R0 내지 R3)를 형성하고, 상기 각 워드 메모리소자(DW1 내지 DW16)의 8비트 메모리소자(B0 내지 B63)에 각각 해당 컬럼 어드레스 스트로브 신호(/CAS0 내지 /CAS7)를 입력시키고, 상기 2워드 메모리소자(DW1 내지 DW16)에 각각 해당하는 쓰기 인에이블 신호(/WE0 내지 /WE3)를 입력시키도록 형성하는 것을 특징으로 하는 메모리 구조.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.