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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-1992-0026922 (1992-12-30) |
공개번호 | 10-1994-0016772 (1994-07-25) |
등록번호 | 10-0281546-0000 (2000-11-18) |
DOI | http://doi.org/10.8080/1019920026922 |
발명자 / 주소 | |
출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (1997-08-30) |
심사진행상태 | 등록결정(심사전치후) |
법적상태 | 소멸 |
본 발명은 종래의 HSG 에치백 후에 PSG(CVD 산화막)에치백하는 공정을 HSG 필름 두께의 1/2정도를 산화 (Oxidation)시키고, 상기 다결정 실리콘 산화막(Poly Oxide)과 아래층 CVD 산화막(Under Layer CVD Oxide)를 동시에 산화막 에치백(Oxide Etch Back)하는 공정으로 대체한 전하 저장 전극 제조 방법에 관한 것으로 반도체 기판(E) 상부에 in-situ 공정으로 인을 주입한 다결정 실리콘 박막(A)을 증착하는 제 1 단계, 상기 제 1 단계 후에 상기 다결정 실리콘 박막(A) 상
전하 저장 전극 제조 방법에 있어서, 반도체 기판(E) 상부에 in-situ 공정으로 인을 주입한 다결정 실리콘 박막 (A)을 증착하는 제 1 단계, 상기 제 1 단계 후에 상기 다결정 실리콘 박막(A) 상부에 TEOS나 PSG중 어느 하나의 CVD산화막(B)을 증가하는 제 2 단계, 상기 제 2 단계 후에 상기 CVD산화막(B) 상부에 반구형 다결정 실리콘(HSG) (C)을 증착하는 제 3 단계, 상기 제 3단계 후에 상기 HSG(C)의 일부분이 남도록(C1) 산화(D)시키는 제 4 단계, 상기 제 4 단계 후에 상기 산화된 D층
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