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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-1995-0031814 (1995-09-26) |
공개번호 | 10-1997-0017969 (1997-04-30) |
DOI | http://doi.org/10.8080/1019950031814 |
발명자 / 주소 |
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출원인 / 주소 |
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심사진행상태 | 취하(심사미청구) |
법적상태 | 취하 |
본 발명은 게이트를 형성하기 위한 W/TiN 막이 식각에 따라 손상된 게이트 하부의 게이트 산화막을 큐어링하기 위한 공정시, 게이트로 사용되는 W/TiN의 산화를 방지하고, 그에 따른 산화막의 리프팅되는 현상을 방지하여 소자의 특성을 향상시킬 수 있는 반도체 장치의 제조방법에 관한 것이다.본 발명은 반도체 장치의 제조방법은 반도체 기판상에 게이트 산화막을 형성하는 공정과, 게이트 산화막상에 TiN막, 저자항 금속막 및 2층의 절연막을 순차 형성하는 공정과, 상기 2층의 절연막과 저저항 금속막 및 TiN막을 식각하여 게이트를 형성하는
반도체 기판상에 게이트 산화막을 형성하는 공정과, 게이트 산화막상에 TiN막, 저저항 금속막 및 2층의 절연막을 순차 형성하는 공정과, 상기 2층의 절연막과 저저항 금속막을 식각하여 게이트를 형성하는 공정과, 기판 전면에 질화막을 형성한 후 이방성 건식식각하여 제1스페이서를 형성하는 공정과, 제1스페이서 하부의 노출된 TiN막을 식각하는 공정과, 게이트하부의 손상된 게이트 산화막을 큐어링하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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