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NTIS 바로가기국가/구분 | 한국(KR)/등록특허 |
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국제특허분류(IPC9판) |
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출원번호 | 10-1995-0050532 (1995-12-15) |
공개번호 | 10-1997-0052980 (1997-07-29) |
등록번호 | 10-0161199-0000 (1998-08-21) |
DOI | http://doi.org/10.8080/1019950050532 |
발명자 / 주소 | |
출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (1995-12-15) |
심사진행상태 | 등록결정(일반) |
법적상태 | 소멸 |
본 발명은 화합물 반도체 소자의 제조방법은 기존 HBT 소자의 에피층들에서 베이스층의 일부를 이온주입 및 활성화 방법으로 높은 저항값을 갖도록 하고, HBT 소자를 형성한 후, 소자분리 식각 공정시 저항체를 패턴닝하여 원하는 저항값을 갖는 저항체 패턴을 형성하였으므로, 하나의 기판에 HBT와 고정항값을 갖는 저항체를 MMIC화시켜 소자의 고집적화에 유리하고, 하이브리드 공정이 생략되고 기존의 공정에 이온주입 공정만이 추가되므로 공정이 간단하여 제조 단가를 절감할 수 있으며, 기생저항이나 기생용량을 감소시켜 고속 및 고주파 특성이 향
반절연성의 화합물 반도체 기판상에 완충층을 형성하는 공정과, 상기 완충층상에 부컬렉터층을 형성하는 공정과, 상기 부컬렉터층상에 컬렉터층을 형성하는 공정과, 상기 컬렉터층상에 베이스층을 형성하는 공정과, 상기베이스층상에 에미터층을 형성하는 공정과, 상기 에미터층상에 에미터캡층을 형성하는 공정과, 상기 에미터 캡층의 일측 상부에 에미터 전극을 형성하는 공정과, 상기 에이터 전극 양측의 노출되어 있는 에미터 캡층과 에미터층을 순차적으로 식각하여 베이스층의 표면을 노출시키는 에미터 캡층 패턴과 에미터층을 형성하는 공정과, 상기 에미터 전극
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